传输线理论（上）：传输线模型、特性阻抗、传播常数、反射与终端匹配
各位同学，咱们今天聊聊传输线。说实话，很多刚入行的硬件工程师觉得传输线理论太抽象，不就是一根导线嘛，能有多复杂？嗯，我当年也是这么想的。直到有一次调试一块高速板，信号眼图烂得一塌糊涂，我拿着示波器探头在线上戳来戳去，死活找不到原因。后来老工程师过来看了一眼，说：「你这条走线，末端没匹配，反射都叠到眼图里了。」从那以后，我才真正开始认真啃传输线理论。
今天这节内容，咱们把传输线的几个核心概念讲透。你想想看，信号在PCB上跑，跟水流在管道里跑其实是一个道理。管道有粗细、有拐弯、有分支，水流就会产生波动。信号也一样，走线有阻抗变化，信号就会反射。理解了这些，你就能看懂眼图、搞定SI问题。
一、传输线模型：从集总到分布
先问一个问题：什么时候一根导线不能当成「导线」？
答案是：当信号的上升时间小于信号在线上传输时间的2倍时，你就必须把它当成传输线来处理。说白了，就是信号在线上「走」的时候，线上各点的电压电流不一样了。
我个人的习惯是，只要信号频率超过50MHz，或者上升沿小于1ns，我就默认所有走线都是传输线。别问为什么，吃过亏的人都知道。
传输线的经典模型是这样的：
R（单位长度电阻） + L（单位长度电感）
G（单位长度电导） + C（单位长度电容）
这四个参数，构成了传输线的分布参数模型。你想想看，一根走线被切成了无数个小段，每一段都有电阻、电感、电容和漏电导。信号从一端进去，就像在爬一个无穷长的梯子。
关键点：传输线模型是「分布参数」模型，不是「集总参数」模型。集总参数模型假设线上各点电压相同，分布参数模型则承认电压随位置变化。
我记得有一次做DDR3的仿真，客户说他们的走线长度只有2英寸，不需要考虑传输线效应。我坚持做了仿真，结果发现反射噪声已经超过了200mV。嗯，2英寸在1ns的上升沿面前，已经足够产生明显的反射了。
二、特性阻抗：传输线的「身份证」
特性阻抗，符号Z₀，单位Ω。这是传输线最重要的参数，没有之一。
特性阻抗的定义是：在无限长传输线上，任意一点的电压与电流之比。公式是：
Z₀ = √((R + jωL) / (G + jωC))
对于无损耗传输线（R=0, G=0），公式简化为：
Z₀ = √(L / C)
你看，特性阻抗只跟单位长度的电感和电容有关，跟线长没关系。这就是为什么50Ω的微带线，不管走1英寸还是10英寸，特性阻抗都是50Ω——前提是线宽、介质厚度、介电常数不变。
经验之谈：PCB上最常见的特性阻抗是50Ω（单端）和100Ω（差分）。50Ω是怎么来的？说白了，是功率容量和衰减之间的折中。我一般做设计时，单端走线按50Ω控制，差分对按100Ω控制，这是行业惯例。
影响特性阻抗的因素有哪些？我列个表：
| 参数 | 变化方向 | 对Z₀的影响 |
|---|---|---|
| 线宽（W） | 增大 | Z₀减小 |
| 介质厚度（H） | 增大 | Z₀增大 |
| 介电常数（εr） | 增大 | Z₀减小 |
| 铜箔厚度（T） | 增大 | Z₀略微减小 |
我曾经遇到过一个案例：板厂反馈说某条走线的特性阻抗实测只有45Ω，设计要求是50Ω。查了半天，发现是介质厚度比设计值薄了0.5mil。你看，0.5mil的误差，就能让阻抗跑偏10%。所以做高速板，一定要跟板厂确认阻抗控制公差。
三、传播常数：信号在线上怎么「跑」
传播常数γ，描述信号沿传输线传播时的幅度变化和相位变化。公式是：
γ = α + jβ
其中：
- α（衰减常数）：单位是Np/m或dB/m，描述信号幅度随距离的衰减
- β（相位常数）：单位是rad/m，描述信号相位随距离的变化
传播常数跟频率密切相关。频率越高，衰减越大，相位变化也越快。这就是为什么高频信号在PCB上走不远——你想想看，10GHz的信号在FR4板材上走几英寸，幅度可能就掉了一半。
注意：传播常数中的衰减包括两部分：导体损耗（趋肤效应）和介质损耗（介电损耗）。在GHz以上频段，介质损耗占主导。我建议做10Gbps以上设计时，优先选用低损耗板材（如M6、M7系列），别在FR4上死磕。
传播速度v_p跟相位常数的关系是：
v_p = ω / β = c / √εr_eff
其中c是光速，εr_eff是有效介电常数。信号在PCB上的传播速度大约是光速的40%~70%，具体取决于板材。我一般估算时按6英寸/ns来算，也就是信号每纳秒走6英寸。这个数字记牢了，做时序分析时很有用。
四、反射与终端匹配：信号完整性的核心
反射是怎么产生的？说白了，就是阻抗不连续。信号走到一个地方，发现阻抗变了，一部分能量继续往前走，一部分能量被反射回来。
反射系数Γ的定义是：
Γ = (Z_load - Z₀) / (Z_load + Z₀)
其中Z_load是负载阻抗，Z₀是传输线特性阻抗。
几种典型情况：
- Z_load = Z₀：Γ=0，无反射，完美匹配
- Z_load = ∞（开路）：Γ=1，全反射，反射波与入射波同相
- Z_load = 0（短路）：Γ=-1，全反射，反射波与入射波反相
终端匹配的目的，就是让负载阻抗等于特性阻抗，消除反射。常见的匹配方式有：
- 源端串联匹配：在驱动端串一个电阻，使源端阻抗等于Z₀。优点是功耗低，适合点对点拓扑。
- 末端并联匹配：在接收端对地或对电源接一个电阻，使负载阻抗等于Z₀。优点是信号质量好，但直流功耗大。
- AC匹配：在并联匹配的基础上串一个电容，隔直流通交流。适合需要降低直流功耗的场景。
- 戴维南匹配：用两个电阻分别接到电源和地，等效阻抗等于Z₀。适合总线拓扑，但功耗较大。
避坑指南：我曾经在一个DDR4项目中，用了末端并联匹配到VTT（0.6V），结果发现匹配电阻的功耗超过了电阻的额定功率，板子一上电电阻就冒烟了。后来换成了更大封装的电阻才解决。所以做匹配设计时，一定要算一下电阻上的功耗，别光顾着信号质量。
反射在时域上的表现就是振铃（ringing）。你拿示波器看一个没匹配的信号，波形上会有过冲和下冲，严重的时候还会出现台阶。这就是反射波来回叠加的结果。
我个人的习惯是：做仿真时先看TDR（时域反射计）曲线，能直观看到阻抗不连续点在哪里。TDR曲线上的每一个凸起或凹陷，都对应着PCB上的一个阻抗变化点——可能是过孔、拐角、分支，或者是连接器。
五、小结
今天咱们讲了传输线的四个核心概念：
- 传输线模型：分布参数模型，RLCG四个参数
- 特性阻抗Z₀：由L和C决定，跟线长无关
- 传播常数γ：包含衰减和相位，频率越高影响越大
- 反射与匹配：阻抗不连续导致反射，匹配是消除反射的手段
下节课咱们接着讲传输线的时域响应、眼图分析，以及怎么用仿真工具做闭环验证。到时候我会拿一个实际的项目案例，带大家走一遍从仿真到测试的完整流程。
嗯，今天就到这里。有问题随时找我，咱们下节课见。