2、信号完整性基础：传输线理论、反射与振铃、串扰与耦合、损耗与衰减
各位好，我是老张。做高速设计十几年了，今天咱们聊聊信号完整性最核心的几个基础概念。说实话，很多新手一上来就盯着眼图、抖动这些高级指标，结果板子出了问题，回头一看，全是基础没打牢。嗯，咱们今天就把地基夯实。
2.1 传输线理论：信号不是瞬间到达的
很多工程师有个直觉：信号从驱动端发出，接收端立刻就收到了。其实不是这样。信号在PCB上传播需要时间，大约每6英寸（15厘米）就有1纳秒的延迟。当走线长度超过信号上升沿对应物理长度的1/6时，就必须当作传输线来处理。
我个人习惯用一个简单判断：如果走线长度 > 上升时间 × 2英寸/纳秒，就得当传输线设计。比如一个PCIe Gen3的信号，上升沿约35ps，那只要走线超过0.7英寸（约1.8厘米），就不能再当普通连线看了。
关键参数：特征阻抗Z₀
传输线最重要的参数就是特征阻抗。它由线宽、介质厚度、介电常数决定。公式是：
Z₀ = √(L/C)其中L是单位长度电感，C是单位长度电容。微带线通常设计50Ω，差分线通常设计85Ω或100Ω。
我在项目中遇到过一件事：一个USB 3.0的板子，信号质量总是不好。查了半天，发现是走线参考层被割断了，导致阻抗突变。说白了，传输线理论的核心就一句话：保持阻抗连续。
2.2 反射与振铃：阻抗不匹配的后果
反射是怎么来的？信号在传输过程中，遇到阻抗变化点，一部分能量会反弹回来。反射系数公式很简单：
Γ = (Z_load - Z₀) / (Z_load + Z₀)如果负载阻抗等于特征阻抗，Γ=0，没有反射。如果开路（Z_load=∞），Γ=1，全反射。如果短路（Z_load=0），Γ=-1，反相反射。
振铃就是反射来回叠加的结果。你想想看，信号从驱动端发出，到接收端反射回来，再到驱动端又反射回去...来回几次，波形上就出现了过冲和下冲，严重时甚至会导致误触发。
避坑指南
我曾经在一个DDR3项目中，发现数据线振铃严重。用示波器一量，过冲超过了1V。后来发现是驱动端输出阻抗太低，只有17Ω，而走线是50Ω。解决方案很简单：在驱动端串一个33Ω电阻，把总输出阻抗拉到50Ω附近。振铃立刻消失了。
处理反射的常用方法：
- 源端串联匹配：在驱动端串电阻，让输出阻抗等于Z₀。适合点对点拓扑。
- 末端并联匹配：在接收端对地或对电源接电阻。适合时钟信号。
- AC匹配：串联电容再接电阻，只匹配高频成分，不消耗直流功耗。
2.3 串扰与耦合：邻居之间的干扰
串扰，说白了就是一根走线上的信号，通过电磁场耦合到了旁边的走线上。我经常跟新人说：PCB上的走线就像一排人站在一起说话，你声音大了，旁边的人就听不清了。
串扰分两种：
- 容性耦合：通过寄生电容，高频信号更容易耦合过去。频率越高，串扰越大。
- 感性耦合：通过互感，电流变化产生磁场，在相邻走线上感应出电压。
影响串扰的因素有哪些？
| 因素 | 影响趋势 | 我的建议 |
|---|---|---|
| 线间距 | 间距越大，串扰越小 | 保持3W原则（间距≥3倍线宽） |
| 平行长度 | 平行越长，串扰越大 | 关键信号平行长度控制在1英寸以内 |
| 参考层 | 有完整参考层，串扰小 | 永远不要割断参考层 |
| 信号频率 | 频率越高，串扰越大 | 高频信号要加屏蔽地线 |
特别注意：远端串扰
在微带线（表层走线）中，远端串扰比近端串扰更严重。因为远端串扰会随着传输距离累积。我曾经调试过一个PCIe板卡，发现一对差分线之间的串扰超标，最后把走线从表层挪到了内层（带状线），串扰立刻降了6dB。
2.4 损耗与衰减：信号越走越弱
信号在PCB上传输，能量会逐渐衰减。为什么会这样？
损耗主要来自三个方面：
- 导体损耗：铜箔有电阻，高频时还有趋肤效应，电流只在导体表面流动，等效电阻变大。频率越高，损耗越大。
- 介质损耗：PCB板材不是理想绝缘体，高频电场会让介质分子来回摆动，消耗能量。用损耗角正切（tanδ）来衡量。
- 辐射损耗：信号能量以电磁波形式辐射出去。走线越长，辐射越多。
我记得有个项目，USB 3.0的线长做到了12英寸，结果眼图完全闭合了。用仿真一看，高频分量衰减了将近10dB。后来换了低损耗的M4板材，才勉强通过。
损耗的工程估算
对于FR4板材，5GHz信号每英寸大约衰减0.5-1dB。10GHz时，每英寸衰减1.5-2.5dB。所以：
- PCIe Gen3（8Gbps）：走线建议不超过8英寸
- USB 3.0（5Gbps）：走线建议不超过10英寸
- PCIe Gen4（16Gbps）：走线建议不超过6英寸，且必须用低损耗板材
降低损耗的方法：
- 选用低损耗板材（如M4、M6、Megtron系列）
- 加宽走线（但要注意阻抗控制）
- 使用更厚的铜箔（减少趋肤效应影响）
- 减少过孔数量（每个过孔约0.5dB损耗）
我的个人经验
做高速设计，我习惯在仿真时留3dB的余量。因为实际PCB加工出来，损耗往往比仿真大。板材的介电常数有公差，铜箔粗糙度也会增加损耗。你想想看，如果仿真刚好达标，实际做出来很可能就不及格了。
好了，这一章的内容就到这里。传输线理论、反射振铃、串扰耦合、损耗衰减，这四个概念是信号完整性的基石。下一章咱们聊聊具体的PCIe和USB接口设计，到时候会用到今天讲的知识。记住一句话：基础不牢，地动山摇。