接口信号定义：wire与reg类型信号

好，咱们今天聊聊接口里信号怎么定义。说白了，就是搞清楚什么时候用 wire，什么时候用 reg，以及接口的端口列表该怎么写。

我记得刚接触SystemVerilog接口那会儿，也在这上面犯过迷糊。总觉得接口不就是把一堆信号打包吗？后来发现，信号类型选不对，仿真结果能把你坑到怀疑人生。

wire和reg，到底怎么选？

先说说最基础的概念。wire 和 reg 是Verilog时代就有的两种信号类型。在接口里，它们的使用规则其实没变，但场景更清晰了。

• wire：连续赋值，说白了就是线连。你给它什么值，它就保持什么值。适合做组合逻辑的连线。
• reg：过程赋值，需要在 always 块或者 initial 块里赋值。适合做时序逻辑的存储。

你想想看，如果接口里要传递一个时钟信号，那肯定是 wire。时钟是连续驱动的，不可能用 reg 去存一个时钟值，对吧？

接口端口列表怎么写？

接口的端口列表，其实和模块的端口列表很像。但有个区别——接口的端口可以不带方向。什么意思呢？

看个例子：

interface my_bus;
  wire        clk;
  wire        rst_n;
  wire [31:0] data;
  reg  [31:0] addr;
  reg         valid;
endinterface

这个接口里，clk 和 data 是 wire 类型，addr 和 valid 是 reg 类型。注意，这里没有写端口方向（input/output/inout）。

为什么？因为接口本身不决定方向。方向是在连接的时候，由 modport 来指定的。这个咱们后面章节会细讲。

带参数的接口信号定义

实际项目中，数据位宽经常需要参数化。接口也支持参数化定义：

interface config_bus #(parameter DATA_WIDTH = 32, ADDR_WIDTH = 16);
  wire                clk;
  wire                rst_n;
  wire [DATA_WIDTH-1:0] data;
  reg  [ADDR_WIDTH-1:0] addr;
  reg                 wr_en;
  reg                 rd_en;
endinterface

这样，你可以在实例化接口的时候，指定不同的位宽。我在项目中用过这个特性，同一个接口定义，用在不同的模块之间，位宽不一样，但结构完全一致。维护起来特别方便。

wire和reg混用的注意事项

嗯，这里要注意。接口里 wire 和 reg 混用的时候，有个坑——驱动冲突。

我曾经在一个项目里，把某个信号定义成了 wire，结果两个模块同时往这个信号上赋值。仿真器直接报多驱动错误。排查了半天才发现，原来这个信号应该用 reg，在 always 块里统一赋值。

实际项目中的信号定义策略

我个人习惯把接口信号分成几类：

信号类别	推荐类型	说明
时钟、复位	wire	连续驱动，不需要存储
数据总线	wire	通常由驱动模块连续赋值
控制信号（valid、ready）	wire 或 reg	看具体协议，握手信号常用 wire
配置寄存器	reg	需要保持状态，在 always 块里赋值
状态信号	reg	时序逻辑，需要存储

这个表格是我自己总结的，不一定适用于所有场景，但大部分项目都能套用。你想想看，如果每个信号都按这个规则来，接口定义会清晰很多。

一个小技巧：用typedef简化接口定义

当接口里的信号类型比较复杂时，可以用 typedef 先定义类型，再在接口里使用：

typedef logic [31:0] data_t;
typedef logic [15:0] addr_t;

interface my_bus;
  wire        clk;
  wire        rst_n;
  wire data_t data_in;
  reg  addr_t addr;
  reg         valid;
endinterface

这样做的好处是，如果以后数据位宽变了，只需要改 typedef 那一行，接口定义不用动。我在维护一个老项目时用过这个技巧，省了不少事。

总结一下

接口信号定义，说白了就是两件事：选对类型，写对端口。选类型时，wire 给连续赋值，reg 给过程赋值。写端口时，接口本身不指定方向，方向留给 modport 去处理。

嗯，今天就聊到这儿。下一章咱们会讲 modport 的具体用法，到时候你会更清楚为什么接口端口列表不需要方向了。