第四章：PCB Layout设计：叠层结构、阻抗控制、信号完整性、电源完整性基础
各位工程师朋友，咱们今天聊聊PCB Layout里最核心的几个硬骨头。说实话，很多新手画板子，觉得把线连通就完事了。但真正到了高速电路，连通只是第一步。叠层怎么安排？阻抗怎么控？信号会不会串扰？电源纹波能不能压住？这些才是决定产品能不能稳定跑起来的关键。
我做了十几年嵌入式硬件，见过太多“原理图没问题，板子一跑就挂”的案例。嗯，今天就把我这些年踩过的坑、总结的经验，掰开了揉碎了讲给你听。
4.1 叠层结构：板子的骨架怎么搭？
叠层结构，说白了就是决定你的信号走哪一层、电源和地怎么分配。我个人的习惯是，拿到原理图第一件事，不是急着画封装，而是先想清楚叠层。
为什么叠层这么重要？
你想想看，信号在PCB上走，其实是在一个“传输线”里跑。这个传输线的参考平面是谁？就是相邻的电源层或地层。如果参考平面不连续，信号的回流路径就会绕远路，产生巨大的电磁辐射和串扰。
常见的叠层方案（4层板为例）：
| 层号 | 典型用途 | 注意事项 |
|---|---|---|
| Top Layer | 高速信号走线（如DDR、时钟） | 尽量少打过孔，保持参考平面完整 |
| GND Plane | 完整地平面 | 不要分割！不要分割！不要分割！ |
| Power Plane | 电源分配 | 根据电流大小分割电压域 |
| Bottom Layer | 低速信号或辅助走线 | 避免与顶层高速信号平行 |
我在项目中遇到过，有人为了省成本，把4层板改成2层板。结果DDR信号根本跑不稳，最后只能加屏蔽罩，成本反而更高。所以我的建议是：高速电路至少4层起步，别在叠层上省钱。
4.2 阻抗控制：让信号“跑得稳”
阻抗控制，听起来很玄乎，其实核心就一句话：让信号在传输过程中不反射。
为什么会反射？因为信号从驱动端出来，经过PCB走线，到接收端。如果走线的特性阻抗和驱动端/接收端的阻抗不匹配，信号就会像水遇到石头一样，产生回波。这个回波叠加到原信号上，就会造成过冲、下冲、振铃。
常见的阻抗控制目标：
- 单端50Ω： 最常用，比如射频信号、普通高速数字信号
- 差分90Ω： USB、HDMI等差分信号
- 差分100Ω： LVDS、以太网等
怎么计算阻抗？
我一般用Polar SI9000或者Altium Designer自带的阻抗计算器。关键参数有三个：
- 线宽： 越宽阻抗越低
- 介质厚度： 信号层到参考平面的距离，越厚阻抗越高
- 介电常数： 板材决定，FR4一般在4.2-4.5之间
举个例子，4层板，顶层到第二层（地）的介质厚度是0.2mm，FR4板材，要控制50Ω单端阻抗，线宽大概在0.3mm左右。当然，这个值每个厂家工艺不同，一定要让PCB厂家帮你做阻抗测试板验证。
4.3 信号完整性：别让信号“打架”
信号完整性（SI），说白了就是保证信号从发送端到接收端，波形不变形、不串扰。我刚开始做设计时，总觉得只要线连通了就行。直到有一次，一块板子上同时跑了DDR和以太网，结果以太网老是丢包。查了三天，发现是DDR的时钟线跟以太网的RX线平行走了5厘米，串扰导致的。
信号完整性的三大杀手：
- 反射： 阻抗不匹配导致，前面讲过了
- 串扰： 相邻走线之间的电磁耦合
- 同步开关噪声（SSN）： 多个信号同时翻转时，地弹和电源塌陷
怎么解决串扰？
- 拉开间距： 3W原则，即线间距是线宽的3倍。比如线宽0.2mm，间距至少0.6mm
- 加地线隔离： 在敏感信号旁边加一条地线，或者用地孔包围
- 避免平行走线： 尤其是高速时钟和敏感数据线，尽量垂直交叉
你想想看，信号在走线上跑，就像人在马路上走。如果马路太窄（线间距太小），两个人就会撞到（串扰）。如果马路中间有隔离带（地线），那就安全多了。
4.4 电源完整性：给芯片“喂饱电”
电源完整性（PI），很多人容易忽略。但说实话，很多系统不稳定，不是信号问题，而是电源没做好。芯片在工作时，电流是动态变化的。比如CPU从空闲切换到满载，电流可能瞬间从100mA飙升到1A。如果电源路径阻抗太高，电压就会瞬间跌落，导致芯片复位或逻辑错误。
电源完整性的核心目标：
- 低阻抗： 电源路径的阻抗要足够低，通常要求<0.1Ω
- 低纹波： 电源噪声要控制在芯片要求的范围内，比如3.3V电源，纹波通常要求<50mV
- 快速响应： 负载变化时，电源能迅速调整
怎么做好电源完整性？
- 电源层和地层紧耦合： 电源层和地层之间的距离越小，它们之间的电容越大，高频去耦效果越好。我习惯把电源层和地层放在相邻层，中间用很薄的介质（比如0.1mm）
- 合理放置去耦电容： 每个芯片的电源引脚旁边，都要放一个0.1μF的陶瓷电容。大电容（10μF以上）放在板边或电源入口
- 加宽电源走线： 电源走线尽量用铜皮，不要用细线。1A电流至少需要0.5mm线宽（1oz铜厚）
我记得有一次，客户的一块板子，FPGA老是随机死机。查了电源纹波，发现3.3V上有200mV的毛刺。后来发现是FPGA的电源引脚离去耦电容太远，走线又细，导致高频阻抗太高。把电容移到引脚旁边，问题就解决了。
4.5 实战避坑指南
最后，分享几个我这些年总结的实战经验，希望能帮你少走弯路。
- 叠层： 不要为了省一层板而牺牲性能。6层板比4层板贵不了多少，但信号质量提升一个档次
- 阻抗： 永远不要相信自己的计算。一定要让PCB厂家做阻抗测试，并在设计文件中明确标注阻抗要求
- 信号完整性： 时钟线和数据线，尽量包地。尤其是晶振下面，不要走任何信号线
- 电源完整性： 去耦电容的摆放，遵循“先大后小、先远后近”的原则。大电容负责低频，小电容负责高频
嗯，今天就先聊到这里。PCB Layout是一门实践性很强的学问，光看书是不够的。我建议你找一块自己画的板子，用示波器看看信号波形，用频谱仪看看EMI。只有亲眼看到问题，才能真正理解这些理论的意义。
下一章，咱们聊聊PCB生产文件输出和DFM检查。到时候见。