4、芯片架构设计：发射机架构、接收机架构与DSP集成
好，咱们进入正题。芯片架构设计这块，说白了就是决定这颗芯片的“骨架”怎么搭。我做了这么多年光通信芯片，见过太多架构选型失误导致项目返工的案例。今天咱们就把发射机、接收机和DSP集成这三个核心模块掰开揉碎了讲。
4.1 发射机架构：DML、EML与硅光调制器
发射机是光通信系统的“嘴巴”，负责把电信号变成光信号。目前主流方案就三种：DML、EML和硅光调制器。选哪个？看场景。
4.1.1 DML（直接调制激光器）
DML是最简单的方案。激光器直接根据驱动电流变化来调光。优点是成本低、功耗小、体积小。缺点也很明显——啁啾效应严重。
啁啾是什么？ 说白了就是激光器在开关瞬间，波长会“晃”一下。这在短距离传输（比如数据中心内部）问题不大，但一旦距离超过10公里，信号质量就会急剧恶化。
关键参数对比：
| 参数 | DML | EML | 硅光调制器 |
|---|---|---|---|
| 调制速率 | ≤25Gbaud | ≤56Gbaud | ≥112Gbaud |
| 传输距离 | ≤10km | ≤40km | ≤80km |
| 功耗 | 低 | 中 | 高 |
| 成本 | 低 | 中 | 高 |
我个人习惯，在10G PON和100G SR4这类短距场景，DML是首选。但注意，驱动电路的设计很关键——上升沿和下降沿的对称性直接影响啁啾表现。我曾经在一个项目中，就因为驱动芯片的摆率不匹配，导致眼图闭合，折腾了两周才找到根因。
4.1.2 EML（电吸收调制激光器）
EML把激光器和调制器做在一起。激光器连续发光，调制器负责“切”光。这样啁啾就小多了，能支持更高速率和更远距离。
EML的架构设计有几个坑：
- 偏置点控制： 调制器的偏置电压会随温度漂移。必须用闭环控制，否则眼图会变形。我建议用MPD（监控光电二极管）做反馈，配合查找表做温度补偿。
- 阻抗匹配： EML的调制端阻抗通常只有20-30欧姆，和标准的50欧姆系统不匹配。需要加串联电阻或者用T型网络匹配。嗯，这里要注意，匹配网络会吃掉一部分驱动电压摆幅，设计时要留余量。
- 光功率预算： EML的插损比DML大，一般有3-5dB。所以发射光功率会低一些，接收端的设计要相应调整。
避坑指南： 我曾经在25G EML项目中，忽略了调制器的RC时间常数。结果高速信号上去后，眼图张不开。后来发现是调制器电容太大，驱动能力不够。解决办法是改用差分驱动，或者降低调制器电容。记住，EML的3dB带宽一定要留够余量，至少是信号速率的1.5倍。
4.1.3 硅光调制器
硅光调制器是未来的方向。它基于马赫-曾德尔干涉仪（MZI）结构，通过改变波导的折射率来调光。优点是带宽极高（轻松超过100Gbaud），而且能和CMOS工艺兼容。
但硅光调制器也有自己的问题：
- 插损大： 一般有6-10dB，需要配合半导体光放大器（SOA）使用。
- 非线性： 调制曲线不是线性的，需要预失真补偿。
- 温度敏感： 硅的折射率随温度变化明显，需要加热器或者温控。
我做过一个400G DR4的项目，用的就是硅光调制器。当时最大的挑战是驱动电压——硅光调制器需要3-5V的摆幅，而CMOS工艺的驱动芯片只能输出1V左右。最后用了T-coil电感峰化技术，才把带宽和摆幅都做上去。
4.2 接收机架构：PIN、APD与相干接收
接收机是光通信系统的“耳朵”。它把微弱的光信号转回电信号。选型主要看灵敏度和带宽。
4.2.1 PIN光电二极管
PIN是最简单的接收机方案。结构就是P型、本征、N型三层半导体。优点是成本低、带宽高、线性度好。缺点是灵敏度一般，典型值在-18dBm左右（25G速率）。
PIN接收机的设计要点：
- 跨阻放大器（TIA）： PIN输出的是电流信号，需要TIA转成电压。TIA的噪声是接收机灵敏度的主要限制因素。我建议用CMOS工艺的TIA，噪声性能比SiGe差一点，但功耗和集成度好很多。
- 带宽匹配： PIN的结电容和TIA的输入电容会形成极点。设计时要把这个极点推到信号带宽的2倍以上，否则眼图会变差。
- 暗电流： PIN在无光时也有微小电流。温度升高时暗电流会指数增长。在高温场景（比如数据中心85°C），暗电流可能达到微安级，影响灵敏度。
注意： PIN接收机的灵敏度受限于散粒噪声和热噪声。在低光功率下，热噪声占主导。所以降低TIA的输入参考噪声是提升灵敏度的关键。我见过一些设计，为了省功耗把TIA的偏置电流压得太低，结果灵敏度掉了3dB，得不偿失。
4.2.2 APD（雪崩光电二极管）
APD在PIN的基础上加了雪崩增益层。光电流会被放大10-100倍，所以灵敏度比PIN好10-15dB。典型灵敏度能做到-28dBm（25G速率）。
APD的架构设计难点：
- 高压偏置： APD需要30-60V的偏置电压。这个电压必须精确控制，因为增益对电压非常敏感。我建议用DC-DC升压加线性稳压的方案，纹波要控制在10mV以内。
- 温度补偿： APD的雪崩电压随温度变化，大约0.3%/°C。需要实时监测温度并调整偏置电压。可以用查找表或者模拟反馈环路。
- 增益带宽积： APD的增益和带宽是矛盾的。增益越高，带宽越窄。在50G以上速率，APD的增益通常只能做到5-10倍，否则带宽不够。
我记得在10G EPON的项目中，APD的良率一直上不去。后来发现是雪崩层的掺杂浓度控制不好，导致击穿电压分布太宽。最后和工艺厂一起优化了外延生长条件，才把良率从60%提到90%。
4.2.3 相干接收机
相干接收是100G以上长距传输的标配。它用本振光和信号光混频，能同时检测幅度和相位信息。架构复杂，但灵敏度极高（-40dBm以下）。
相干接收机的核心模块：
- 90°混频器： 把信号光和本振光分成I/Q两路。混频器的相位误差要控制在5°以内，否则会影响信噪比。
- 平衡探测器： 每路需要两个PIN管做差分检测。共模抑制比（CMRR）要大于20dB。
- 本振激光器： 线宽要窄（<100kHz），频率要可调。通常用外腔激光器或者窄线宽DFB。
关键设计指标：
| 参数 | PIN接收机 | APD接收机 | 相干接收机 |
|---|---|---|---|
| 灵敏度（25G） | -18dBm | -28dBm | -40dBm |
| 带宽 | 高 | 中 | 高 |
| 复杂度 | 低 | 中 | 高 |
| 成本 | 低 | 中 | 高 |
4.3 数字信号处理（DSP）集成
DSP是光通信芯片的“大脑”。它负责补偿信道损伤、恢复时钟、做判决。现在的高速光模块，没有DSP几乎寸步难行。
DSP集成的几个关键点：
4.3.1 为什么要集成DSP？
你想想看，在112Gbaud的速率下，信号经过10公里光纤，色散会扩散到几十个符号。没有DSP做均衡，眼图完全是闭的。DSP能做的事情包括：
- 色散补偿： 用FIR滤波器做时域均衡，或者用OFDM做频域均衡。
- 时钟恢复： 用Gardner算法或者Mueller-Muller算法提取时钟。
- 非线性补偿： 用Volterra级数或者神经网络补偿光纤非线性。
- 前向纠错（FEC）： 用LDPC或者BCH码纠正误码。
4.3.2 集成架构怎么选？
DSP的集成架构主要有三种：
- 分立DSP芯片： DSP单独一颗芯片，和光收发芯片通过高速SerDes连接。优点是灵活性高，缺点是功耗大、成本高。
- Co-package： DSP和光引擎封装在一起，用2.5D或者3D封装。优点是互连损耗小，缺点是封装成本高。
- 单片集成： DSP和光收发做在同一颗芯片上。优点是功耗最低、体积最小，缺点是工艺复杂、良率低。
我个人习惯，在400G以下速率，分立DSP芯片还是主流。到了800G和1.6T，Co-package会成为标配。单片集成目前还在实验室阶段，估计3-5年后才能量产。
4.3.3 DSP的功耗优化
DSP的功耗是光模块最大的痛点。一个400G的DSP芯片，功耗可能高达10-15W。怎么优化？
- 工艺选择： 7nm比16nm功耗低40%以上。但成本也高。我建议在量产时用成熟工艺，在高端产品用先进工艺。
- 架构优化： 用流水线并行代替全并行，可以降低时钟频率和功耗。比如把112Gbaud的ADC分成4路28Gbaud的并行处理。
- 动态电压频率调整（DVFS）： 根据信道条件动态调整DSP的工作电压和频率。信道好时降低功耗，信道差时提高性能。
- 门控时钟： 在不处理数据时关掉部分模块的时钟。比如在FEC解码时，均衡器可以暂时休眠。
经验分享： 我曾经在DSP集成项目中，发现ADC的功耗占了总功耗的30%。后来改用逐次逼近（SAR）架构代替流水线架构，功耗降了一半。但SAR ADC的带宽有限，只适合50G以下速率。高速场景还是得用流水线或者时间交织架构。
4.3.4 DSP与模拟前端的接口
DSP和模拟前端（TIA、调制器驱动）的接口设计很关键。主要考虑：
- ADC/DAC的精度： 一般需要6-8位。位数越高，功耗越大。在短距场景，6位就够了；在长距场景，需要8位甚至更高。
- 采样率： 至少是信号速率的2倍。112Gbaud的信号，ADC采样率要大于224GSa/s。目前主流是用4路56GSa/s的ADC做时间交织。
- 模拟带宽： ADC/DAC的模拟带宽要大于信号速率。否则会引入码间干扰。我建议带宽留20%的余量。
- 接口协议： 通常用JESD204B或者CML接口。JESD204B支持多通道同步，适合多路ADC/DAC的场景。
嗯，DSP集成这块内容很多，今天先讲到这里。记住一句话：架构设计决定了芯片的天花板，而细节决定了你能不能摸到天花板。下一章咱们聊聊封装和测试，那又是另一片天地。