4、高速模拟电路设计基础：传输线理论、S参数与回波损耗、差分信号与共模抑制、阻抗控制（50欧姆/100欧姆）
各位同学，欢迎来到第四讲。
前面几章我们聊了芯片架构和工艺，今天要进入一个让很多工程师头疼、但又绕不开的领域——高速模拟电路设计基础。说白了，就是信号在芯片内部和封装基板上跑的时候，怎么保证它不“翻车”。
我个人习惯把这一章叫做“信号完整性入门”。你想想看，光通信芯片动不动跑几十Gbps，信号边沿快到皮秒级。这时候，一根普通的连线，在电路眼里已经不是导线了，而是一根复杂的传输线。嗯，这里要注意，很多新手栽跟头，就是没转过这个弯。
4.1 传输线理论：导线不再是导线
为什么说导线不再是导线？
低频的时候，电流在铜线里走，电阻小，电感电容效应可以忽略。但频率一高，比如到了10GHz以上，信号的波长和走线长度可比了。这时候，信号在走线上是“一波一波”传过去的，而不是瞬间到达。
我在项目中遇到过最典型的例子：一块25Gbps的TIA（跨阻放大器）芯片，输出眼图总是塌陷。查了半天，发现是芯片到驱动器的走线长了3mm，没做阻抗匹配。3mm啊，在低频电路里根本不算事，但在25Gbps下，这3mm就是半个波长，信号反射得一塌糊涂。
核心概念：传输线的两个关键参数是特性阻抗Z₀和传播延迟。Z₀由走线的几何尺寸和介质材料决定，公式是：
Z₀ = √(L/C)其中L是单位长度电感，C是单位长度电容。对于微带线，典型值在50Ω左右。
传输线有三种常见类型：
- 微带线（Microstrip）：走线在介质层表面，下面是参考地平面。优点是容易加工，缺点是辐射稍大。
- 带状线（Stripline）：走线夹在两层地平面之间。屏蔽好，但加工成本高。
- 共面波导（CPW）：走线两侧有地平面，适合高频测试。
我个人习惯在芯片封装基板上优先用微带线，因为调试方便。但如果是片内走线，尤其是长距离传输，我会仔细算一下损耗。
避坑指南：我曾经在仿真时忽略了走线的趋肤效应。到了40Gbps，信号大部分电流只在导体表面流动，等效电阻急剧增大。结果仿真眼图很好，实测眼图闭合。后来我在模型里加了频率相关的电阻参数，才对上。记住：高频下，电阻不是常数。
4.2 S参数与回波损耗：信号反射的“照妖镜”
S参数，全称散射参数。说白了，就是描述一个网络（比如一段走线、一个连接器）对入射信号和反射信号的处理能力。
为什么叫“散射”？因为高频信号遇到阻抗不连续点，就像光遇到镜子一样，一部分透射过去，一部分反射回来。S参数就是量化这个过程的。
最常用的两个S参数：
- S₁₁（回波损耗）：端口1的反射系数。值越小越好，理想是-∞ dB。工程上要求S₁₁ < -10dB，意味着反射功率不到入射功率的10%。
- S₂₁（插入损耗）：从端口1到端口2的传输系数。值越接近0 dB越好，但实际总有损耗。
我记得有一次调试一个56Gbps PAM4的驱动器，输出端S₁₁在20GHz处突然跳到了-6dB。这意味着有25%的能量反射回来了。结果眼图中间出现了一个“鬼影”，误码率直接飙到1e-4。后来发现是输出焊盘的寄生电容和封装引线电感形成了谐振。
关键公式：回波损耗与反射系数Γ的关系：
RL(dB) = -20 * log₁₀(|Γ|)
Γ = (Z_L - Z₀) / (Z_L + Z₀)其中Z_L是负载阻抗，Z₀是传输线特性阻抗。当Z_L = Z₀时，Γ=0，RL=∞，完美匹配。
怎么测S参数？用矢量网络分析仪（VNA）。但要注意校准，我见过有人没做SOLT校准，测出来的S₁₁全是假的。
警告：S参数是频域参数，但我们的信号是时域的。两者通过傅里叶变换关联。不要只看某个频点的S参数，要看整个信号带宽内的表现。比如25Gbps的NRZ信号，能量主要集中在DC到25GHz，所以至少要看DC到30GHz的S参数。
4.3 差分信号与共模抑制：为什么光通信离不开差分对
光通信芯片里，几乎所有高速接口都是差分信号。为什么？两个原因：抗干扰和低辐射。
差分信号用两根线传一对互补的信号（P和N）。接收端只看两者的差值。这样一来，外部噪声如果同时耦合到两根线上（共模噪声），在差值里就被抵消了。
我刚开始做设计时，觉得差分信号就是两根线走一起就行。结果有一次，一个10Gbps的CML输出，眼图抖动很大。查了半天，发现差分对的两根线长度差了0.5mm。0.5mm的skew（时延差），在10Gbps下就是几十皮秒的相位差，共模抑制比（CMRR）直接掉了20dB。
差分信号的关键指标：
- 差分阻抗：通常100Ω（两根线对地各50Ω）。
- 共模抑制比（CMRR）：衡量差分对抑制共模噪声的能力。越高越好。
- Skew（时延差）：P和N两路的时间差。越小越好。
设计要点：差分对走线要遵循“等长、等宽、等间距”原则。等长是为了减少skew，等宽等间距是为了保证差分阻抗稳定。我一般要求skew控制在信号上升时间的1/10以内。比如10ps的上升时间，skew要小于1ps。
共模抑制的原理其实很简单：
V_diff = V_P - V_N
V_cm = (V_P + V_N) / 2理想情况下，差分放大器只放大V_diff，完全抑制V_cm。但实际电路中，由于器件失配和走线不对称，总有一部分共模信号泄漏到输出端。这就是CMRR的物理含义。
个人经验：我曾经在芯片版图里，差分对的两根管子画成了镜像对称，但电源走线不对称，导致共模抑制比在高频下降。后来我把电源走线也做成对称结构，CMRR在20GHz下提升了8dB。记住：对称性要从器件一直做到封装。
4.4 阻抗控制：50欧姆和100欧姆的“潜规则”
为什么是50Ω？为什么不是10Ω或1000Ω？
这个问题我问过很多老工程师，答案五花八门。最靠谱的说法是：50Ω是兼顾了最小损耗（约77Ω）和最大功率容量（约30Ω）的折中值。同轴电缆时代就定下来的标准，一直沿用至今。
在光通信里，单端信号走50Ω，差分信号走100Ω。这不是随便定的，而是整个产业链——从芯片I/O、封装基板、PCB、连接器到测试仪器——都统一的标准。你想想看，如果芯片输出是50Ω，但PCB走线是75Ω，信号反射会多严重？
阻抗控制的核心是控制走线的几何尺寸和介质厚度：
| 参数 | 对Z₀的影响 | 典型值（50Ω微带线） |
|---|---|---|
| 走线宽度W | 越宽，Z₀越小 | 约100-150μm（取决于叠层） |
| 介质厚度H | 越厚，Z₀越大 | 约50-100μm |
| 介电常数εr | 越大，Z₀越小 | FR4约4.2，高频材料约3.0-3.5 |
| 铜箔厚度T | 越厚，Z₀略小 | 0.5oz（约18μm）或1oz（约35μm） |
在芯片内部，阻抗控制更难。因为芯片的介质层很薄（几微米），走线宽度也受限。我常用的方法是：先用电磁仿真工具（比如HFSS或CST）建模仿真，再根据工艺厂的PDK校准模型。
实用公式：微带线特性阻抗的近似计算（W/H > 1时）：
Z₀ ≈ 87 / √(εr + 1.41) * ln(5.98 * H / (0.8 * W + T))这个公式精度在±5%以内，适合快速估算。但最终还是要靠仿真和测试验证。
警告：阻抗控制不是“调到一个值就完事”。要考虑工艺偏差。比如PCB厂家说50Ω±10%，但实际批量生产时，由于蚀刻不均匀、介质厚度波动，阻抗可能漂到55Ω或45Ω。我一般要求设计目标定在50Ω，但仿真时要覆盖45Ω到55Ω的范围，确保性能不恶化。
最后说一句：阻抗控制是系统工程。从芯片焊盘、打线、封装基板、PCB到连接器，每一段都要控制好。我曾经见过一个项目，芯片内部和PCB都做得很好，但封装基板上的过孔阻抗没控制，结果整个链路的回波损耗在某个频点掉到-8dB。嗯，那个过孔后来改成了背钻结构，问题才解决。
总结一下我的设计流程：
- 先确定系统速率和信号类型（NRZ还是PAM4）。
- 根据速率确定带宽要求，一般取信号速率的0.7倍（NRZ）或0.35倍（PAM4）。
- 用传输线理论估算走线损耗和反射。
- 仿真S参数，确保S₁₁ < -10dB，S₂₁在带宽内平坦。
- 设计差分对时，重点控制skew和CMRR。
- 阻抗控制留足余量，考虑工艺偏差。
- 最后，一定要做测试验证。仿真再漂亮，也不如实测一针见血。
好了，这一章的内容就到这里。下一章我们讲光通信芯片的时钟与数据恢复（CDR）电路设计，那是整个芯片的“心脏”，敬请期待。