3、电源架构设计（下）：电源时序控制、电压纹波与噪声抑制、去耦电容布局策略、PDN阻抗设计
好，咱们接着上回聊。上节课我们把电源架构的宏观骨架搭起来了，今天要深入微观世界，聊聊那些让芯片“又爱又恨”的细节。说白了，电源设计的前半段是“能不能用”，后半段是“好不好用”。而好不好用的关键，就藏在这四个主题里。
3.1 电源时序控制（Power Sequencing）
先讲时序控制。你想想看，一个服务器主板上，CPU、内存、各种桥片，它们对电压的要求各不相同。比如核心电压Vcore通常是0.8V左右，而IO电压可能是1.8V或3.3V。如果上电顺序搞反了，芯片内部的ESD保护二极管就可能正向导通，瞬间大电流灌进去，芯片直接就“冒烟”了。
我个人习惯，在设计多路电源时，一定会先看芯片厂商的Datasheet。里面通常会有一张“Power Sequencing Requirements”的时序图。这张图就是你的“圣旨”。
我在项目中遇到过一个问题：某款国产交换芯片，手册上写的是VDD_IO和VDD_CORE可以同时上电，但要求两者压差不能超过0.5V。结果我们用了同一个电源芯片的两路输出，一路先升到3.3V，另一路才慢慢爬升到0.9V。中间那段时间，压差超过了2V，导致芯片内部锁死。后来我们加了一个专用的电源时序控制器（如TI的TPS3808或ADI的LTC2928），用使能引脚EN的延迟来控制各路电源的启动顺序，问题才解决。
实现时序控制，常见有三种方法：
- RC延迟法： 用电阻电容搭建延时电路，控制MOSFET的导通时间。成本低，但精度差，适合对时序要求不严的场景。
- 专用时序芯片： 比如我前面提到的LTC2928，可以精确控制多路电源的上电和下电顺序，还能监控欠压和过压。
- FPGA/CPLD控制： 用逻辑代码控制电源模块的EN引脚。灵活性最高，但需要额外的逻辑资源。
3.2 电压纹波与噪声抑制
纹波和噪声，是电源质量的“两大公敌”。纹波是电源本身开关动作产生的低频波动，一般在几十到几百kHz。噪声则是高频干扰，可能来自开关管的快速切换，也可能来自外部辐射，频率能到几十MHz甚至GHz。
为什么服务器芯片对纹波这么敏感？因为现在的CPU核心电压只有0.7V-1.0V，而纹波要求通常要控制在±1%以内。也就是说，0.9V的电压，纹波不能超过9mV。你想想看，一个开关电源的输出纹波动辄几十mV，如果不做处理，芯片根本没法正常工作。
我个人常用的抑制手段有这几招：
- 增大输出电容： 增加输出端的电容值，可以降低纹波幅度。但电容太大，会影响电源的动态响应。
- 采用多相电源： 比如用4相或6相的Buck转换器，各相之间相位错开，纹波相互抵消。这是服务器主板上的标准做法。
- 加LC滤波器： 在电源输出端串联一个电感和电容，构成低通滤波器。可以很好地抑制高频噪声。但要注意电感的直流电阻（DCR）不能太大，否则会压降。
- 布局布线优化： 这个我后面会细说。简单讲，就是让电源回路尽量短、尽量宽，减少寄生电感。
3.3 去耦电容布局策略
去耦电容，说白了就是给芯片“存点电”。当芯片内部逻辑门在切换时，瞬间电流需求非常大（比如从0到1的跳变），如果电源来不及响应，电压就会塌陷。去耦电容的作用，就是在电源响应之前，先用自己的电荷来补充这个缺口。
嗯，这里要注意：去耦电容不是随便放几个就行的。它的布局和选型，直接决定了高频去耦效果。
我总结了一个“三近三远”的原则：
- 高频小电容（0.1μF、0.01μF）要尽量靠近芯片电源引脚： 距离最好控制在1mm以内。因为电容的引线电感会随着距离增加而急剧增大。我见过有人把电容放在芯片背面，通过过孔连接，效果其实不如放在同一面紧挨着引脚好。
- 中频电容（1μF-10μF）可以稍远： 放在芯片周围2-3mm范围内即可。它们主要应对几十MHz的噪声。
- 大容量电容（100μF以上）可以放在板边： 它们负责低频纹波和能量储备，对位置不敏感。
另外，电容的封装也很关键。0402封装的电容，其寄生电感比0603要小得多。所以在高频去耦时，我建议优先选用小封装电容。同时，多个小电容并联，比用一个大电容效果更好。因为并联可以降低等效串联电阻（ESR）和等效串联电感（ESL）。
3.4 PDN（Power Delivery Network）阻抗设计
PDN阻抗设计，是电源完整性（PI）的核心。它的目标很简单：让芯片在任何工作状态下，看到的电源阻抗都足够低。因为根据欧姆定律，V = I × Z。当芯片消耗的电流I变化时，如果阻抗Z很大，电压V就会剧烈波动。
你想想看，一个现代CPU，工作电流可以从几安培瞬间跳到上百安培。如果PDN阻抗是1mΩ，那么电压波动就是100A × 0.001Ω = 0.1V。对于0.9V的核心电压来说，这已经超过10%了，芯片肯定宕机。
所以，服务器主板的PDN目标阻抗通常要求做到0.5mΩ甚至更低。怎么实现？
- 多层板设计： 使用至少4层以上的PCB，其中两层专门用作电源和地平面。电源平面和地平面之间距离越近，寄生电感越小。我一般会把电源层和地层紧挨着放置，中间用很薄的介质（如2mil的PP片）隔开。
- 大量过孔： 从电源层到芯片引脚，需要打过孔。过孔的数量要足够多，因为每个过孔都有寄生电感。我习惯在芯片的电源焊盘下方打上几十个过孔，形成“过孔阵列”。
- 去耦电容的配合： 前面说的去耦电容，其实就是PDN的一部分。电容在低频段提供低阻抗，电源平面在高频段提供低阻抗。两者配合，才能在全频段内满足目标阻抗。
最后，我分享一个表格，是我常用的去耦电容选型参考：
| 电容值 | 封装 | 主要作用 | 放置位置 |
|---|---|---|---|
| 0.01μF - 0.1μF | 0402 | 抑制100MHz以上高频噪声 | 紧贴芯片电源引脚 |
| 1μF - 10μF | 0603/0805 | 抑制10MHz-100MHz中频噪声 | 芯片周围2-3mm |
| 22μF - 100μF | 1210/钽电容 | 抑制1MHz以下低频纹波 | 板边或电源入口 |
| 470μF以上 | 铝聚合物 | 提供大电流瞬态能量 | 靠近电源模块输出端 |
好了，电源架构设计的内容就讲到这里。记住，电源设计没有“一招鲜”，它需要你在时序、纹波、去耦和PDN阻抗之间反复权衡。多仿真、多测试，慢慢就会找到感觉。