第三章 电源完整性：去耦电容布局策略、PDN阻抗设计、电源纹波抑制技巧
电源完整性，说白了就是保证芯片管脚上看到的电压足够干净、足够稳定。我见过太多工程师，原理图画得漂漂亮亮，一上电系统就莫名其妙复位、通信偶尔丢包，查到最后都是电源惹的祸。这一章咱们就聊聊怎么把电源做扎实。
3.1 去耦电容布局策略
去耦电容不是随便焊几个就完事的。我刚开始做设计时也犯过这错——原理图上放了一堆电容，板子回来纹波还是压不下去。后来才明白，电容的位置比容值更重要。
3.1.1 电容的物理模型
理想电容是纯容性的，但实际电容有等效串联电阻（ESR）和等效串联电感（ESL）。你想想看，一个0805封装的0.1μF电容，它的自谐振频率大概在几十MHz。超过这个频率，电容就变成电感了，不但不滤波，反而会引入噪声。
| 封装 | 典型ESL | 自谐振频率（0.1μF） | 适用频段 |
|---|---|---|---|
| 0402 | ~0.4nH | ~80MHz | 高频去耦 |
| 0603 | ~0.6nH | ~65MHz | 中频去耦 |
| 0805 | ~0.8nH | ~56MHz | 低频去耦 |
核心原则：去耦电容要尽可能靠近IC的电源管脚放置，走线越短越好。我个人的习惯是，0402封装的电容距离管脚不超过2mm，走线宽度至少0.3mm。
3.1.2 多电容并联策略
为什么要用多个不同容值的电容并联？因为单个电容的阻抗曲线是V形的，只在谐振频率附近阻抗最低。并联不同容值的电容，可以让它们的阻抗低谷互相重叠，形成一个宽频带的低阻抗区域。
我在项目中遇到过这样一个案例：一个STM32F4系统，3.3V电源上只放了两个10μF钽电容。系统跑起来后，ADC采样值总是跳来跳去。后来我在每个电源管脚旁边加了0.1μF+10nF的并联组合，ADC的噪声从20mV降到了3mV以下。
推荐组合：对于工业MCU，我建议每对电源管脚至少配一个10μF（电解或陶瓷）+ 一个0.1μF（陶瓷）+ 一个10nF（陶瓷）。高频多的场合再加一个1nF。
3.1.3 布局的物理约束
嗯，这里要注意：电容的接地过孔不能共享。每个电容的接地端都要单独打过孔到地平面。我曾经见过一个板子，四个电容共用一个接地过孔，结果高频噪声根本泄放不出去。
- 电容尽量放在PCB的同一层，不要穿过孔去接电源
- 小电容（0.1μF以下）比大电容更靠近IC
- 电源走线先经过电容再到IC管脚，形成π型滤波
- 避免电容和IC之间有其他信号线穿过
3.2 PDN阻抗设计
PDN（Power Distribution Network）阻抗设计，说白了就是保证从电源模块到IC管脚这条路径上的阻抗足够低。为什么？因为IC工作时电流是动态变化的，根据欧姆定律，V = I × Z，阻抗越大，电压波动就越大。
3.2.1 目标阻抗的计算
目标阻抗怎么定？一个经验公式：Z_target = (Vdd × Ripple%) / I_transient。比如3.3V电源，允许5%的纹波，瞬态电流变化0.5A，那目标阻抗就是3.3×0.05/0.5 = 0.33Ω。
注意：这个阻抗是频域上的要求，不是直流电阻。直流电阻通常只有几毫欧，但高频下由于寄生电感的存在，阻抗会急剧上升。我见过一个设计，直流压降只有10mV，但100MHz时阻抗飙到了5Ω，系统直接死机。
3.2.2 阻抗曲线的优化
PDN的阻抗曲线由三个区域组成：
- 低频区（<1MHz）：由电压调节模块（VRM）和 bulk 电容主导。这里主要靠电解电容或钽电容来提供电荷。
- 中频区（1MHz-100MHz）：由陶瓷去耦电容主导。这是去耦电容发挥主要作用的频段。
- 高频区（>100MHz）：由PCB的电源-地平面电容和芯片封装电容主导。这里靠的是平面间的寄生电容。
我个人的习惯是，先用仿真工具跑一下PDN阻抗曲线，看看有没有尖峰。如果有尖峰，说明某个频点阻抗过高，需要调整电容的数量或位置。有一次我仿真发现80MHz处有个3Ω的尖峰，后来在IC背面加了两颗100pF的电容，尖峰就压到0.5Ω以下了。
3.2.3 平面电容的利用
很多人忽略了PCB层叠本身也能提供电容。电源层和地层之间的间距越小，电容越大。4层板比2层板的PDN性能好很多，就是因为电源和地可以紧耦合。
举个例子：FR4板材，电源和地层间距0.1mm，每平方厘米的电容大约35pF。一个10cm×10cm的板子，平面电容就有3.5nF。这个电容的ESR和ESL极低，对高频去耦非常有效。
实战建议：如果条件允许，尽量用4层或更多层的PCB。电源和地层紧邻放置，间距控制在0.1mm以内。这比多加几十个电容都管用。
3.3 电源纹波抑制技巧
纹波抑制是电源完整性的最后一道防线。前面把去耦和PDN做好了，纹波自然就小了。但有些场合，比如ADC采样、传感器供电，对纹波的要求特别苛刻，这时候就需要一些特殊手段。
3.3.1 前级滤波
在电源输入端加LC滤波器，可以有效抑制开关电源的开关纹波。我常用的参数是：磁珠（100Ω@100MHz）+ 10μF电容。注意磁珠的直流电阻要小，否则会有压降。
// 一个典型的LC滤波电路
// 输入：5V开关电源输出
// 输出：给MCU供电的3.3V
// L1: 磁珠 100Ω@100MHz, DCR=0.05Ω
// C1: 10μF/16V 陶瓷电容
// C2: 0.1μF 陶瓷电容
Vin ---[L1]---+--- Vout
|
[C1]
|
GND
// 在Vout处再加C2进行高频去耦
Vout ---[C2]--- GND
小技巧：LC滤波器的谐振频率要避开开关频率。比如开关频率是500kHz，那LC的谐振频率最好在50kHz以下或5MHz以上。我曾经因为没注意这个，LC滤波器反而放大了纹波。
3.3.2 后级LDO
如果对纹波要求极高（比如<1mV），那就得上LDO了。LDO的电源抑制比（PSRR）通常在60-80dB，能把100mV的纹波抑制到0.1mV以下。
但要注意，LDO也有局限性。它的效率低，输入输出压差越大，发热越严重。我做过一个项目，用3.3V转1.8V给FPGA供电，LDO烫得能煎鸡蛋，后来换成了DC-DC+后级LDO的方案才解决。
| 方案 | 纹波抑制能力 | 效率 | 适用场景 |
|---|---|---|---|
| 仅DC-DC | 10-50mV | 85-95% | 一般数字电路 |
| DC-DC+LC滤波 | 5-20mV | 80-90% | 模拟电路、ADC |
| DC-DC+LDO | <1mV | 60-80% | 高精度传感器、射频 |
3.3.3 布局上的纹波抑制
除了电路上的手段，布局也能帮助抑制纹波。我总结了几条经验：
- 开关电源的功率回路要尽量小，减少辐射耦合
- 模拟电源和数字电源要分开走线，单点接地
- 电源层和地层之间不要有缝隙，避免电流绕行
- 敏感电路（如PLL、ADC）周围加保护环，接模拟地
避坑指南：我曾经在一个项目中，把MCU的模拟电源和数字电源用0Ω电阻连在一起，结果ADC的噪声一直下不来。后来改成磁珠隔离，噪声立刻降了10倍。记住，0Ω电阻在高频下就是个电感，隔离效果很差。
3.4 实战案例：一个工业控制器的电源设计
最后分享一个我实际做过的案例。一个工业控制器，主控是STM32H743，外挂DDR3、以太网PHY、多个ADC。电源要求：3.3V（数字）、1.8V（DDR）、1.2V（内核）、3.3V_A（模拟）。
我的做法是：
- 用一片DC-DC把24V降到5V，再用三片LDO分别产生3.3V、1.8V、1.2V
- 每个LDO输入输出都加LC滤波，磁珠选100Ω@100MHz
- 每个IC的电源管脚配10μF+0.1μF+10nF三颗电容
- 模拟电源单独走一个电源层，与数字电源层用0.5mm的隔离带隔开
- PCB层叠采用4层板：顶层（信号+电源）、第二层（地）、第三层（电源）、底层（信号）
最终测试结果：3.3V_A的纹波只有0.8mV，ADC的ENOB达到了11.5位，完全满足设计要求。嗯，这个方案后来成了我们公司的标准模板。
电源完整性不是玄学，是实实在在的工程问题。把去耦电容放对位置，把PDN阻抗压下去，把纹波抑制住，你的系统就能稳定工作。下一章咱们聊聊热设计，那又是另一门学问了。