3. 信号完整性基础：传输线理论、反射与振铃、串扰机理、电源完整性基础

各位同学，欢迎来到第三讲。这一章我们聊聊信号完整性（SI）。说实话，我刚入行那会儿，觉得只要把逻辑功能调通就万事大吉了。直到有一次，一块DDR3的板子在低温下频繁报错，我拿着示波器一测——好家伙，波形简直像心电图。从那以后，我彻底明白了：信号完整性不是玄学，是物理。

3.1 传输线理论：信号不是瞬间到达的

你想想看，在芯片内部，一根走线可能只有几百微米。但在PCB上，一根走线动辄几英寸甚至十几英寸。这时候，信号就不能再被看作“一根导线两端电压相同”了。

说白了，传输线就是一段有特征阻抗的导线。它的核心参数有两个：特征阻抗 Z₀ 和传播延迟 Td。

特征阻抗的计算公式很简单：

Z₀ = √(L/C)

其中 L 是单位长度电感，C 是单位长度电容。对于FR4板材的微带线，50Ω是常见目标。我个人习惯在DDR走线时，把阻抗控制在50Ω ± 10%。

传播延迟呢？

Td = √(εr) / c

εr 是介电常数，c 是光速。FR4的εr大约4.2，所以信号在PCB上的速度大约是光速的一半。嗯，这里要注意：当走线长度超过信号上升沿对应长度的1/6时，就必须按传输线来处理。

3.2 反射与振铃：阻抗不匹配的后果

反射是怎么来的？很简单——阻抗不连续。信号在传输线上跑，突然遇到阻抗变化，一部分能量就弹回来了。

反射系数 Γ 的计算：

Γ = (Z_load - Z₀) / (Z_load + Z₀)

如果负载阻抗 Z_load 等于 Z₀，Γ=0，完美匹配，没有反射。如果 Z_load 是开路（无穷大），Γ=1，信号全反射回来。如果 Z_load 是短路（0），Γ=-1，信号反相反射。

振铃呢？说白了就是反射来回弹。我在项目中遇到过一块DDR3的地址线，末端振铃幅度高达1.2V，直接把接收端的输入缓冲打坏了。后来怎么解决的？加了个33Ω的串联电阻，靠近驱动端放置。

常见的端接策略：

• 串联端接：靠近驱动端串一个电阻（通常22-33Ω），适合点对点拓扑
• 并联端接：在接收端对地或对电源接电阻（如50Ω上拉到VTT），适合多负载
• AC端接：并联RC串联网络，适合需要节省功耗的场景

3.3 串扰机理：邻居之间的“悄悄话”

串扰，说白了就是一根走线上的信号干扰了旁边的走线。你想想看，两根平行走线之间，有互容和互感。信号跳变时，通过电场和磁场耦合到相邻线上。

串扰分为两种：

• 近端串扰（NEXT）：干扰源近端的串扰，幅度大，持续时间长
• 远端串扰（FEXT）：干扰源远端的串扰，幅度小，但和信号同步到达

我记得有一次，一块DDR3板子的数据线DQS和DQ之间串扰严重，导致读操作时数据眼图闭合。我查了布局，发现DQS和一根DQ在同一个走线层平行走了3英寸，间距只有4mil。后来我把间距拉开到3倍线宽（12mil），串扰降低了约15dB。

减少串扰的方法：

1. 增大间距：3W原则（间距≥3倍线宽）是基本要求
2. 加地线隔离：在敏感信号之间加一条地线
3. 减小平行长度：尽量让走线垂直交叉
4. 使用带状线：内层走线比表层走线串扰小

3.4 电源完整性基础：别让电源成为瓶颈

电源完整性（PI），说白了就是保证芯片的供电电压稳定。你想想看，一个DDR3芯片在读写时，电流可能在几百毫安到几安培之间跳变。如果电源路径阻抗太高，电压就会掉下去。

核心公式：

ΔV = Z × ΔI

ΔV 是电压波动，Z 是电源路径阻抗，ΔI 是电流变化。目标是把 Z 做小，让 ΔV 在允许范围内（通常 ±5%）。

我在项目中遇到过一块DDR3板子，VDDQ电压在读写时掉了200mV，导致数据错误。查了半天，发现是去耦电容放得太远了。电容到芯片引脚的距离超过1英寸，寄生电感太大，高频时根本不起作用。

电源完整性的设计要点：

• 电源平面：使用完整的电源和地平面，降低回路电感
• 去耦网络：从低频到高频，逐级去耦
• PDN阻抗：目标阻抗 Z_target = ΔV / ΔI，通常 < 0.1Ω
• 仿真验证：用SPICE或IBIS模型仿真PDN阻抗曲线

嗯，这一章的内容就到这里。信号完整性不是一蹴而就的，需要你在实际项目中慢慢积累经验。下一章我们聊聊DDR3的时序参数和读写操作，到时候见。