01
交易系统与FPGA
为什么低延迟交易需要FPGA？FPGA在交易流水线中的位置。
FPGA交易架构
02
时序分析基础
建立时间、保持时间、时钟抖动、时钟偏斜。
建立时间保持时间
03
时序约束文件
SDC文件结构、时钟定义、输入输出延迟。
SDC约束
04
时钟约束实战
create_clock、create_generated_clock、时钟分组。
时钟分组
05
输入输出约束
set_input_delay、set_output_delay、虚拟时钟。
I/O约束虚拟时钟
06
时序例外
set_false_path、set_multicycle_path、set_max_delay。
例外多周期
07
跨时钟域同步
CDC问题、同步器设计、异步FIFO时序约束。
CDC异步FIFO
08
时序收敛技巧
流水线插入、寄存器平衡、逻辑复制。
流水线寄存器平衡
09
时序报告解读
setup/hold slack分析、关键路径定位。
slack关键路径
10
交易引擎时序优化
解析引擎、订单管理、行情处理的时序约束。
交易引擎优化
11
多时钟域约束
PLL配置、时钟域交叉约束、相位对齐。
多时钟PLL
12
源同步接口约束
DDR接口、SERDES接口、源同步时序模型。
源同步DDR
13
时序驱动的布局布线
物理约束、区域约束、时序权重。
布局布线物理约束
14
片上变化(OCV)
OCV模型、derate因子、时序悲观度。
OCVderate
15
时序仿真验证
后仿时序检查、SDF反标、时序仿真调试。
后仿SDF
16
低延迟设计权衡
面积vs速度、功耗vs性能、确定性vs灵活性。
权衡低延迟
17
交易系统关键路径
UDP解析、哈希查找、订单编码的时序分析。
关键路径UDP
18
时序约束自动化
Tcl脚本化约束生成、参数化约束模板。
Tcl自动化
19
时序收敛方法论
迭代流程、ECO技巧、时序预算分配。
收敛ECO
20
高速串行接口约束
PCIe、Ethernet、Aurora的时序约束。
PCIeEthernet
21
时序约束验证
约束覆盖率、约束冲突检查、时序审计。
验证覆盖率
22
温度电压工艺角
PVT分析、最差情况约束、鲁棒性设计。
PVT鲁棒性
23
时序与功能协同
RTL编码风格对时序的影响、综合策略。
RTL综合
24
交易系统时钟架构
时钟树设计、时钟源选择、时钟分配网络。
时钟树分配
25
时序约束管理
版本控制、团队协作、约束复用。
版本控制协作
26
高级时序分析
统计静态时序分析(SSTA)、参数化时序分析。
SSTA参数化
27
硬件加速器时序
FPGA+CPU异构系统的时序约束。
异构加速器
28
时序调试实战
Vivado/Vitis时序调试工具使用、GUI分析。
Vivado调试
29
交易系统性能评估
延迟测量、抖动分析、确定性验证。
延迟抖动
30
综合案例
构建一个完整的低延迟交易引擎时序约束方案。
综合案例引擎