第三章：时序约束文件——SDC文件结构、时钟定义、输入输出延迟
好，咱们进入正题。这一章聊的是时序约束的“骨架”——SDC文件。说白了，你写的所有约束，最终都要装进这个文件里。我见过不少新手，上来就写 create_clock，结果综合工具报一堆违例，根本不知道从哪查起。其实啊，SDC文件的结构是有章可循的。
3.1 SDC文件长什么样？
SDC，全称是 Synopsys Design Constraints。它就是个文本文件，一行一条命令。工具读它的时候，从上往下执行。所以顺序很重要——你想想看，如果你先定义了输出延迟，但时钟还没定义，工具肯定懵了。
我个人习惯把SDC文件分成三大块：
- 时钟定义——所有时序的起点
- 输入输出延迟——芯片跟外界打交道的规矩
- 例外约束——比如 false path、multicycle path 这些特殊场景
嗯，这里要注意：每一块之间最好用注释隔开。我曾在项目中接手过一个没有注释的SDC文件，整整三千行，找一条时钟定义找了半小时。从那以后，我自己的项目里，每块开头必加 # ====== Clock Definitions ====== 这样的分隔线。
核心原则：SDC文件是给工具看的，但更是给人看的。写清楚，后面少掉头发。
3.2 时钟定义——时序分析的“心跳”
时钟定义是SDC里最重要的一步。没有时钟，工具根本不知道什么时候该采样数据。我刚开始做FPGA时，以为时钟就是给个频率就行。后来发现，事情没那么简单。
3.2.1 主时钟（create_clock）
主时钟，就是直接从芯片引脚进来的时钟，或者PLL生成的时钟。命令格式很简单：
create_clock -name sys_clk -period 10.000 [get_ports clk_in]这条命令的意思是：定义一个叫 sys_clk 的时钟，周期10ns（也就是100MHz），从端口 clk_in 进来。
这里有个坑——-name 参数。我曾经犯过一个错：两个时钟用了同一个名字，结果工具把两个时钟当成一个来处理，时序分析全乱了。所以，每个时钟的名字必须唯一。
小技巧：命名规范建议用 clk_xxx 的格式，比如 clk_sys、clk_ddr。这样一看就知道是时钟信号。
3.2.2 生成时钟（create_generated_clock）
生成时钟，是从主时钟分频或倍频得到的。比如PLL输出的时钟，或者用计数器分出来的时钟。命令长这样：
create_generated_clock -name clk_div2 -source [get_ports clk_in] -divide_by 2 [get_pins pll/out0]注意看，-source 指定的是源时钟的端口或引脚，不是生成时钟自己的引脚。我见过有人把 -source 写成生成时钟的引脚，结果工具报错说找不到源时钟。嗯，这个细节很容易忽略。
另外，生成时钟的 -divide_by 和 -multiply_by 参数，支持整数和小数。但说实话，我建议尽量用整数分频。小数分频容易产生抖动，对低延迟交易系统这种对时序敏感的场景，能避则避。
3.2.3 时钟组（set_clock_groups）
有时候，系统里有多个异步时钟域。比如，一个时钟跑100MHz，另一个跑200MHz，它们之间没有固定的相位关系。这时候，你需要告诉工具：这两个时钟是异步的，不用分析它们之间的路径。
set_clock_groups -asynchronous -group {clk_100m} -group {clk_200m}为什么要这么做？你想想看，如果不加这个约束，工具会默认所有时钟都是同步的，然后去分析跨时钟域的路径。结果就是一堆假违例，浪费时间。
注意：用了 set_clock_groups 之后，工具会完全忽略这两个时钟域之间的路径。如果你有跨时钟域的数据传输，必须用同步器（比如双级触发器）来处理。否则，功能上会出问题。
3.3 输入延迟——芯片“听”外界信号的时间
输入延迟，说白了就是信号从外部芯片的时钟沿，到进入咱们FPGA引脚之间的时间。这个时间由外部器件的输出延迟和PCB走线延迟决定。
命令格式：
set_input_delay -clock clk_sys -max 2.5 [get_ports data_in]这里 -max 表示最大延迟，-min 表示最小延迟。为什么要有最大和最小？因为外部器件的输出延迟不是一个固定值，它会在一个范围内变化。比如，数据手册上写的是 1.0ns 到 2.5ns，那你就得把这两个值都设上。
我在项目中遇到过一件事：只设了最大延迟，没设最小延迟。结果工具在分析保持时间时，用了默认值0。实际上，外部器件的最小输出延迟是1.0ns，导致保持时间违例。板子调了好久才发现是约束没写全。
经验之谈：输入延迟的值，一定要从外部器件的数据手册里找。别自己瞎猜。我曾经见过有人拍脑袋写了个5ns，结果芯片死活不工作。
3.4 输出延迟——芯片“说话”的时机
输出延迟，跟输入延迟相反。它定义的是：FPGA输出数据后，外部器件需要多长时间才能稳定采样到数据。
命令格式：
set_output_delay -clock clk_sys -max 4.0 [get_ports data_out]这个值怎么算？我一般这么算：
- 外部器件的建立时间要求（比如 2.0ns）
- 加上PCB走线延迟（比如 1.0ns）
- 再留点裕量（比如 1.0ns）
- 总共 4.0ns
注意，输出延迟的 -max 对应的是外部器件的建立时间要求，-min 对应的是保持时间要求。这两个方向是反的，别搞混了。
避坑指南：我曾经把输出延迟的 -max 和 -min 写反了，结果工具报了一堆建立时间违例。查了两天才发现，原来是符号搞反了。所以，写完之后一定要用 report_timing 检查一下，看看路径的 slack 是不是正的。
3.5 知识体系总览
下面这张图，是我自己总结的SDC文件核心逻辑。你看一眼，就能明白整个时序约束的脉络。
3.6 实战中的小建议
最后，分享几个我在实际项目中总结出来的习惯：
- 写注释——每条约束后面加一句说明，比如
# 从ADC芯片数据手册第12页得来。三个月后你回头看，会感谢自己的。 - 分文件管理——如果设计很复杂，可以把时钟定义、输入输出延迟、例外约束分别写在三个文件里，然后用
source命令包含进来。这样维护起来方便。 - 版本控制——SDC文件一定要纳入git管理。我吃过亏：改了一版约束，没保存旧版本，结果新约束有问题，回不去了。
重要提醒：SDC文件里的路径，一定要用 get_ports、get_pins、get_cells 这些命令来指定。别手写路径字符串，容易写错。工具不会告诉你路径写错了，它只会默默地忽略那条约束。
好了，这一章的内容就到这儿。SDC文件是时序约束的基石，把时钟定义和输入输出延迟搞明白，后面的路就好走了。