第四章：风控系统架构设计

好，咱们今天聊聊风控系统的骨架——架构设计。说实话，很多刚入行的朋友喜欢一上来就写代码，结果写到一半发现数据流不通，或者模块之间打架。我早期也犯过这毛病，后来被折腾了几次，才老老实实先画框图。

一个实时风控系统，说白了就是一条流水线。数据从一头进去，经过几个关键工序，最后从另一头出来一个决策结果。FPGA的优势就在于，这条流水线可以做到真正的并行处理，延迟极低。

4.1 整体系统框图

先看整体架构。我习惯把系统分成四个大块：预处理、特征计算、决策引擎、输出接口。它们之间用FIFO或者AXI-Stream连接，数据流是单向的，没有反馈环路——这一点很重要，后面我会解释为什么。

你看这个图，数据从左到右流动，控制总线从下往上管理。我个人习惯把控制总线和数据流分开，这样调试的时候方便定位问题。嗯，这里要注意：控制总线用AXI-Lite就够了，别用AXI-Full，没必要，还浪费逻辑资源。

4.2 数据流设计

数据流设计是整个系统的命脉。我见过不少方案，模块功能写得挺好，但数据流没规划好，结果吞吐量上不去。

咱们这个系统，数据流分三个阶段：

1. 输入阶段：原始数据从网络接口或者PCIe进来，先做协议解析。比如TCP/IP包要拆解，提取出交易字段。
2. 处理阶段：数据经过预处理、特征计算、决策引擎，每个模块处理完就往下传。
3. 输出阶段：决策结果打包成标准格式，通过输出接口送出去。

举个例子，假设一笔交易进来，预处理模块需要10个时钟周期，特征计算需要20个，决策引擎需要5个。如果不用流水线，总延迟是35个周期。但用了流水线，每笔交易只需要最慢那个模块的延迟——20个周期。这就是FPGA的魅力。

4.3 模块划分

模块划分的原则就一条：高内聚，低耦合。每个模块只负责一件事，接口尽量简单。

4.3.1 预处理模块

预处理是系统的门卫。它负责：

• 数据清洗：去掉无效数据、重复数据、格式错误的数据。我曾经遇到过一个场景，上游系统偶尔会发全零的数据包，如果不过滤掉，特征计算模块会算出奇怪的结果。
• 协议解析：把网络协议或者自定义协议转换成内部统一格式。我建议用固定长度的数据结构，这样硬件实现简单。
• 时间戳标记：给每笔数据打上到达时间。这个在后续的时序特征计算中很关键。

4.3.2 特征计算模块

特征计算是系统的核心。它把原始数据转换成有意义的特征值。常见的特征包括：

特征类型	说明	硬件实现方式
统计量	均值、方差、最大值、最小值	滑动窗口 + 累加器
时序特征	交易频率、间隔时间	计数器 + 时间戳比较
行为特征	用户历史行为模式	查找表 + 状态机

你想想看，这些特征在CPU上算，得一个一个来。但在FPGA上，我可以同时算均值、方差、最大值，完全不冲突。这就是并行计算的优势。

4.3.3 决策引擎

决策引擎是系统的裁判。它根据特征值做出判断：通过、拒绝、还是人工审核。

我常用的决策方式有两种：

• 规则引擎：预定义一组规则，比如“单笔交易超过10万且用户是新注册的，拒绝”。规则存在BRAM里，可以动态更新。
• 阈值判断：每个特征设一个阈值，超过就触发告警。这个实现最简单，用比较器就行。

4.3.4 输出接口

输出接口负责把决策结果送出去。常见的有：

• PCIe DMA：直接写到主机内存，适合批量结果。
• 网络接口：通过UDP或者TCP返回结果，适合远程调用。
• GPIO：简单场景下，直接拉高拉低一个引脚表示通过/拒绝。

我个人偏好PCIe DMA，因为带宽高、延迟低。但要注意，DMA描述符的管理要小心，别搞出内存泄漏。

4.4 模块间通信

模块之间怎么通信？我推荐用AXI-Stream。它简单、标准、工具链支持好。

一个典型的AXI-Stream接口包含：

• tdata：数据线，宽度可以自定义。
• tvalid：发送方告诉接收方“数据有效”。
• tready：接收方告诉发送方“我准备好了”。
• tlast：表示这是最后一个数据。

举个例子，特征计算模块给决策引擎发数据：

// 发送方
always @(posedge clk) begin
    if (tvalid && tready) begin
        // 数据被成功接收，准备下一个
        tvalid <= 1'b0;
    end
end

// 接收方
always @(posedge clk) begin
    if (tvalid && tready) begin
        // 接收数据
        data_in <= tdata;
    end
end

你看，就这么简单。但要注意，tvalid和tready不能组合逻辑产生，否则会出时序问题。我吃过这个亏，后来一律用寄存器打一拍。

4.5 时钟域与复位设计

最后聊两句时钟和复位。一个系统里可能有多个时钟域：网络接口一个时钟，处理逻辑一个时钟，PCIe又一个时钟。跨时钟域处理不好，系统就会出怪问题。

我的做法是：

• 每个模块内部用单时钟，避免跨时钟域。
• 模块之间用异步FIFO隔离。
• 复位用异步复位、同步释放，避免复位信号毛刺。

好了，架构设计就聊这么多。记住一句话：好的架构是改出来的，不是设计出来的。先搭一个能跑的版本，然后根据实际测试结果不断优化。别追求一步到位，那不太现实。