FPGA基础与开发环境搭建

各位同学好，我是你们的硬件加速课讲师。今天咱们聊聊FPGA的基础结构，还有开发环境怎么搭。说实话，这部分内容看着基础，但很多老工程师也会在这里翻车。我当年刚入行时，就因为搞不清LUT和FF的区别，调试了整整三天。

FPGA内部结构：四个核心元件

FPGA说白了就是一块可以反复编程的芯片。它不像ASIC那样流片后就改不了，而是像乐高积木一样，你可以随时拆了重搭。核心元件就四个：LUT、FF、BRAM、DSP。

1. LUT（查找表）

LUT是FPGA最基础的逻辑单元。你可以把它理解成一张真值表。输入几个信号，输出一个结果。比如一个4输入LUT，内部其实就是一个16x1的RAM，提前算好了所有输入组合对应的输出值。

我在项目中遇到过一个问题：某个计数器逻辑特别复杂，综合后LUT用量爆表。后来发现，把部分逻辑改成查找表形式，反而更省资源。嗯，这就是LUT的妙用。

2. FF（触发器）

FF负责存储状态。它只在时钟沿采样数据，其他时间保持不动。说白了，它就是FPGA里的记忆单元。

你想想看，如果没有FF，FPGA只能做纯组合逻辑，那和一堆门电路有啥区别？正是FF让FPGA有了「记忆」能力，才能实现状态机、计数器、流水线这些高级功能。

3. BRAM（块RAM）

BRAM是FPGA内部的大容量存储。它不像LUT那样只能存几个比特，而是可以存几K甚至几M的数据。常见的配置有单端口、双端口、真双端口等。

类型	特点	适用场景
单端口BRAM	一个时钟，一个读写口	简单数据缓存
双端口BRAM	两个时钟，独立读写	跨时钟域数据交换
真双端口BRAM	两个完全独立的端口	复杂数据交互

4. DSP（数字信号处理单元）

DSP是FPGA里的硬核乘法器。它专门用来做乘加运算，速度比用LUT搭出来的快得多。现在的FPGA里，DSP通常还集成了累加器、比较器等，可以一条指令完成乘加操作。

我记得有个做图像处理的同事，一开始用LUT搭乘法器，结果频率死活上不去。换成DSP后，不仅频率达标，资源还省了一半。所以说，能用硬核就别用软核。

Xilinx Vitis/Vivado开发流程

开发环境这块，我建议新手直接上Vivado。Vitis是给嵌入式开发用的，咱们做硬件加速，Vivado更对口。

开发流程五步走

1. 创建工程：选芯片型号，设工程名。我习惯用项目名+日期命名，方便回溯。
2. 添加源文件：写Verilog代码，或者用IP核。IP核这东西，能省就省，别自己造轮子。
3. 综合：把RTL代码转成网表。这一步会报很多warning，别全忽略，有些是致命问题。
4. 实现：包括布局布线和生成比特流。这一步最耗时，我经常趁这个时间去泡杯咖啡。
5. 下载调试：把比特流烧到板子上，用ILA抓波形。ILA是调试神器，谁用谁知道。

Verilog基础语法回顾

Verilog语法其实不复杂，核心就三个结构：assign、always、module。我见过有人把Verilog写成C语言，那肯定不行。硬件描述语言和软件语言，思维方式完全不同。

模块声明

module counter (
    input  wire       clk,
    input  wire       rst_n,
    output reg  [7:0] count
);
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            count <= 8'd0;
        else
            count <= count + 1'b1;
    end
endmodule

这段代码很简单，但有个细节要注意：rst_n是低电平复位。我刚开始写代码时总搞反，结果板子一上电就复位，啥也干不了。

组合逻辑 vs 时序逻辑

组合逻辑用assign或always @(*)，时序逻辑用always @(posedge clk)。这个区分很重要，搞混了综合工具会给你报一堆错误。

阻塞赋值 vs 非阻塞赋值

这个坑我踩过无数次。简单说：组合逻辑用=，时序逻辑用<=。千万别混用，否则仿真结果和实际硬件行为会不一样。

为什么会这样？因为非阻塞赋值是并行执行的，而阻塞赋值是顺序执行的。硬件里所有触发器都是同时采样，所以必须用非阻塞赋值来模拟这种并行行为。

知识体系结构图

这张图把本章的核心内容串起来了。左边是FPGA的四个核心元件，中间是开发流程，右边是Verilog语法要点。你想想看，这三块内容其实是环环相扣的：理解元件才能写好代码，写好代码才能跑通流程。