3、SOI 波导工艺：SOI 晶圆结构，刻蚀工艺与波导截面设计

好，咱们进入第三章。这一章聊的是硅光芯片的“地基”——SOI 波导工艺。

说白了，你设计再好的耦合器、调制器，如果波导本身做不好，那一切都是白搭。我见过不少新入行的工程师，上来就盯着器件仿真猛调参数，结果流片回来发现波导损耗高得离谱。嗯，问题往往就出在工艺理解上。

3.1 SOI 晶圆结构：三层夹心

SOI 晶圆，全称 Silicon-On-Insulator。结构其实很简单，就三层：

• 顶层硅（Device Layer）：光就在这层里跑。厚度通常 220nm 或 340nm，看你的设计需求。
• 埋氧层（BOX，Buried Oxide）：二氧化硅，厚度一般 2μm 或 3μm。它的作用是光学隔离，把光限制在顶层硅里。
• 硅衬底（Handle Substrate）：几百微米厚的硅，纯机械支撑。

我个人习惯把 BOX 层叫做“光学地板”。为什么？因为光场在波导底部会有一个倏逝尾，如果 BOX 太薄，光会漏到衬底里去。我在一个项目中遇到过，BOX 只有 1μm，结果波导损耗直接飙到 5 dB/cm。后来换成 2μm 的片子，损耗降到了 0.5 dB/cm。所以，选晶圆时，BOX 厚度千万别省。

3.2 刻蚀工艺：干法 vs 湿法

波导的截面形状，全靠刻蚀来定义。目前主流是干法刻蚀，也就是等离子体刻蚀。

为什么会这样？因为湿法刻蚀是各向同性的，刻出来是圆弧形，没法做直壁波导。你想想看，波导侧壁如果像个小山坡，那光一碰到就散射掉了，损耗能不大吗？

干法刻蚀里，我常用的是 ICP（电感耦合等离子体）刻蚀。它的优点是：

• 侧壁垂直度好，能到 89° 以上
• 刻蚀速率可控，精度在 ±10 nm 以内
• 对 BOX 层有高选择性，不会刻穿

不过，干法刻蚀有个老毛病——侧壁粗糙度。我曾经有一批片子，刻完后用 SEM 一看，侧壁像砂纸一样。结果波导损耗比仿真值高了 3 倍。后来调整了刻蚀气体比例，加了点 O₂，才把粗糙度压下去。

3.3 波导截面设计：宽度、高度与模式

波导截面，说白了就是两个参数：宽度和高度。高度由晶圆决定（220 nm 或 340 nm），宽度由光刻版决定。

对于 220 nm 厚的顶层硅，单模条件是这样的：

• 宽度 400~500 nm：支持 TE0 单模
• 宽度 > 600 nm：会出现 TE1、TM0 等高阶模
• 宽度 < 300 nm：模式截止，光会漏到 BOX 里

我个人习惯把波导宽度定在 450 nm。为什么？因为这个宽度下，TE0 模式的模场直径和单模光纤的模场最匹配，耦合损耗最低。当然，这只是经验值，具体还要看你的工作波长。

下面这张图，是我手绘的波导截面与模式分布示意图。你可以看到，光场主要集中在顶层硅里，但有一部分会延伸到 BOX 中。

3.4 刻蚀深度：部分刻蚀 vs 完全刻蚀

波导的刻蚀深度，决定了你是做脊形波导还是条形波导。

• 完全刻蚀（Rib 刻蚀）：把顶层硅刻穿，直到 BOX 层。条形波导就是这样做的。光限制最强，但侧壁损耗也最大。
• 部分刻蚀（Slab 刻蚀）：只刻一部分深度，留下一个薄层（Slab）。脊形波导就是这样。光限制稍弱，但损耗低，而且方便做电极。

我记得有一次做 Mach-Zehnder 调制器，需要把电极放在波导两侧。如果用条形波导，电极离光场太近，金属吸收损耗很大。后来改成了脊形波导，Slab 厚度留了 70 nm，电极放在 Slab 上，损耗一下就降下来了。

3.5 波导损耗：工艺的终极考验

波导损耗，是衡量工艺水平的硬指标。主要来源有三个：

1. 侧壁散射损耗：侧壁越粗糙，损耗越大。这是干法刻蚀的固有缺陷。
2. 衬底泄漏损耗：BOX 太薄，光漏到衬底里。
3. 材料吸收损耗：硅本身在 1550 nm 处吸收很小，但如果掺杂了杂质，吸收会急剧增加。

我做过一个统计：在 220 nm 厚的 SOI 上，450 nm 宽的条形波导，典型损耗在 2~3 dB/cm。如果工艺优化得好，可以做到 1 dB/cm 以下。但如果你看到损耗超过 5 dB/cm，那八成是侧壁粗糙度出了问题。

嗯，这一章的内容就这些。核心就一句话：波导截面设计，要综合考虑晶圆参数、刻蚀工艺和模式特性。别光盯着仿真，多和工艺工程师聊聊，你会少走很多弯路。