第4章光波导基础

4、光波导基础：单模与多模波导、波导损耗、弯曲半径、耦合器基础

各位同学，咱们今天聊聊光波导。这东西是硅光芯片的“血管”，光信号怎么走、走多远、拐弯会不会“撞墙”，全看它设计得好不好。我做了这么多年硅光流片，坦白讲，流片失败的原因里，有一半以上是波导设计埋的雷。

先问个问题：你往波导里打一束光，出来几束？

答案是——取决于波导的尺寸和折射率差。说白了，就是波导的“肚子”有多大。

单模波导：芯层很细，通常宽度在400-500nm，高度220nm左右（以SOI平台为例）。光只能走一条路，模式纯净。我习惯在高速调制器、低损耗延迟线这些对信号质量要求高的地方用单模。
多模波导：芯层宽了，比如1μm以上。光能走出好几条不同的路径，也就是多个模式。好处是能传更多光功率，但坏处是模式之间会“打架”——产生模式色散和干涉。

核心区别一句话：单模保信号质量，多模保光功率容量。选哪个，看你想要什么。

我在一个项目中遇到过，有人为了降低耦合损耗，把输入波导做成了2μm宽的多模。结果后面接的MZI（马赫-曾德尔干涉仪）死活调不出消光比。查了半天，原来是多模波导里激起了高阶模，跟单模区的模式不匹配，能量全散掉了。嗯，这就是典型的“贪多嚼不烂”。

光在波导里传输，能量会逐渐衰减。这个衰减量，就是波导损耗，单位是dB/cm。你想想看，如果损耗是3dB/cm，光走1cm就只剩一半能量了。对于几毫米长的片上器件还好，但要是做延迟线、谐振腔，动辄几厘米甚至十几厘米，损耗就是致命问题。

波导损耗主要来自三方面：

侧壁粗糙度引起的散射损耗——这是SOI波导最主要的损耗来源。刻蚀工艺越粗糙，损耗越大。我记得早期0.18μm工艺做的波导，损耗能到3-5dB/cm，现在先进工艺能做到0.5-1dB/cm。
衬底泄漏损耗——光从芯层“漏”到下面的氧化层或硅衬底里去了。这跟波导的包层厚度有关，一般需要保证上下包层至少1-2μm厚。
材料吸收损耗——硅材料本身对1550nm波段是透明的，但掺杂、缺陷、表面态都会引入吸收。

我的经验：流片前一定要跟代工厂要波导损耗的测试数据。不同工艺、不同波导宽度，损耗差异很大。我习惯在版图上留几根不同长度的直波导测试结构，流片回来直接测损耗，心里才有底。

光波导不可能全是直的，总得拐弯。但一拐弯，问题就来了——光会往外“甩”出去，产生辐射损耗。

弯曲半径越小，损耗越大。为什么会这样？因为光在弯曲波导里，内侧和外侧的光程不一样，为了满足相位匹配，光场会向外侧偏移，甚至“跑”出波导。

对于SOI单模波导，我一般遵循这个经验值：

我曾经吃过一次亏：为了把芯片面积做小，把弯曲半径压到了3μm。结果流片回来，测出来的插损比仿真大了3dB。后来用红外相机一看，弯道处明显有光泄漏出来，像水管漏水一样。从那以后，我再也不敢在关键路径上挑战工艺极限了。

避坑指南：弯曲半径不是越小越好。如果你用FDTD仿真，记得把网格精度设到10nm以下，否则弯曲损耗算出来会偏乐观。我曾经被仿真“骗”过一次，教训深刻。

光要从光纤进到芯片里，或者从芯片出来，总得有个接口。这个接口就是耦合器。耦合器是硅光芯片的“大门”，门没做好，里面再牛也没用。

常见的片上耦合方式有两种：

光栅耦合器：在波导上刻出一排周期性的凹槽，像光栅一样。光从垂直方向或小角度入射，被光栅衍射进波导。好处是位置灵活，可以在芯片任意位置测试。缺点是带宽有限（通常30-50nm），而且耦合效率不高（典型值-5dB到-3dB）。
端面耦合器：在芯片边缘做一个锥形结构，把波导模式慢慢“扩”大，跟光纤的模式匹配上。好处是带宽大、损耗低（能做到-1dB以下）。缺点是需要芯片端面抛光，测试麻烦一些。

我个人习惯：研发阶段用光栅耦合器，方便快速测试；产品阶段用端面耦合器，追求低损耗和高带宽。

这里有个细节要注意——光栅耦合器的偏振敏感性。标准SOI光栅对TE偏振效率高，对TM偏振效率低很多。如果你用的是保偏光纤，一定要对准偏振方向。我见过有人把偏振搞反了，测出来的插损差了10dB，还以为是工艺问题，查了半天才发现是光纤接反了。

一句话总结耦合器设计思路：光栅耦合器图方便，端面耦合器图性能。两者各有适用场景，别指望一个方案打天下。

下面这张图是我整理的本章核心逻辑，帮你把知识点串起来：

这张图把四个核心知识点串在了一起。你仔细看就会发现，它们之间是相互关联的——比如你选了多模波导，弯曲半径就得放大；耦合器的设计又跟波导的模式直接相关。做设计的时候，不能孤立地看某一个参数。

好了，这一章的内容就到这儿。光波导是硅光芯片的基石，把这些基础打牢了，后面讲调制器、探测器、无源器件的时候，你会觉得顺很多。