4. 采样电路布局：电流采样电阻位置、差分走线、电压采样滤波、ADC输入保护

采样电路，说白了就是变流器控制系统的「眼睛」。眼睛要是花了，后面控制得再好也白搭。我这些年处理过的EMC故障案例里，至少有三成跟采样布局有关。今天咱们就把这块掰开揉碎了讲清楚。

4.1 电流采样电阻的位置选择

电流采样电阻的位置，我个人习惯放在功率回路的地参考点上。为什么？因为这样能最大程度减少共模干扰的引入。

具体来说，有几点要注意：

• 紧贴功率回路：采样电阻要尽量靠近IGBT或MOSFET的源极/发射极。我见过有人把采样电阻放在离功率管5cm远的地方，结果采样波形上全是毛刺。
• 远离高频环路：采样电阻不要放在高频开关电流的环路中间。你想想看，那个环路上的di/dt动辄几百A/μs，稍微耦合一点就够你喝一壶的。
• Kelvin连接：采样电阻必须用Kelvin四线制接法。功率电流走大铜皮，采样信号走细线，两者在电阻本体上汇合。嗯，这里要注意，Kelvin连接的走线长度要尽量短，我一般控制在5mm以内。

4.2 差分走线的实战技巧

差分走线是抑制共模干扰的利器。但很多工程师走完差分线，发现效果还不如单端走线。为什么？因为没走对。

我总结了几条经验：

1. 等长是基础，但不是全部：差分对的两条线长度差控制在5mil以内就够了。但更重要的是——两条线要全程紧耦合。我习惯让线间距等于线宽，也就是1:1的比例。
2. 避免过孔：差分走线尽量少打过孔。每打一个过孔，阻抗就会突变一次。实在要换层，记得在过孔旁边加地过孔做回流。
3. 远离干扰源：差分线不要平行走在大电流路径下方。我曾经在一个项目里，差分线走了30mm在母线电容下方，结果采样值跳了5%——后来把线绕开就好了。
4. 包地处理：差分对两侧用地线包起来，间距保持3倍线宽以上。这样能有效阻挡来自侧面的电场耦合。

4.3 电压采样滤波设计

电压采样和电流采样不太一样。电压采样信号通常比较「干净」，但容易受到电场耦合的影响。所以滤波的重点在共模抑制上。

我常用的滤波结构是这样的：

采样点 → 1kΩ电阻 → 100nF电容(对地) → 1kΩ电阻 → 10nF电容(对地) → ADC输入

这个二阶RC滤波器的截止频率大约在1.6kHz左右。对于50Hz的工频信号来说，衰减很小；但对于开关频率（通常10kHz以上）的噪声，衰减就很明显了。

这里有个坑：滤波电容的选型。我建议用C0G或NP0材质的电容，不要用X7R。为什么？因为X7R的容值会随电压变化，你采样电压高的时候，实际滤波频率就变了。我吃过这个亏，后来再也不敢用X7R做采样滤波了。

电容材质	温度稳定性	电压系数	推荐用途
C0G/NP0	±30ppm/℃	几乎无变化	采样滤波、定时电路
X7R	±15%	随电压升高下降明显	电源去耦、旁路
Y5V	±22% ~ -82%	变化极大	不推荐用于采样电路

4.4 ADC输入保护电路

ADC输入是控制板上最脆弱的节点之一。一个过压脉冲打进来，ADC芯片可能就报废了。我见过最惨的一次，整批20块板子因为浪涌打坏了ADC，返修成本够买两台示波器了。

保护电路的设计思路很简单：钳位 + 限流。

我常用的方案：

• 双向TVS管：选型时注意，TVS的钳位电压要高于ADC的最大输入电压，但低于ADC的绝对最大额定值。比如ADC是3.3V供电，输入范围0-3V，那TVS选3.6V的就行。
• 串联电阻：在ADC输入前串一个100Ω-1kΩ的电阻。这个电阻能限制故障时的电流，保护ADC内部的ESD二极管。
• 肖特基二极管钳位：如果对精度要求极高，可以用两个肖特基二极管分别钳位到VCC和GND。肖特基的导通压降只有0.3V左右，比ADC内部ESD二极管先导通。

4.5 整体布局思路

说了这么多，咱们用一张图来总结一下采样电路的布局逻辑：

从这张图能看出来，采样电路布局的核心就是「分区隔离」。功率区、采样区、信号处理区、ADC区，每个区域之间都有明确的物理边界和信号流向。地平面作为参考层贯穿始终，但各个区域的地电流不会互相串扰。

最后说一句：采样电路布局没有捷径，就是靠细心和耐心。我每次画完采样部分，都会花半小时专门检查一遍——走线有没有跨分割区？滤波电容是不是靠近ADC引脚？保护器件有没有留够散热空间？这些细节，决定了你的变流器能不能稳定工作。

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