4、成本构成分析（上）：衬底成本（SiC衬底 vs GaN-on-Si衬底）、外延成本、晶圆制造成本
各位工程师朋友，今天我们来聊聊宽禁带半导体成本里最“硬”的部分——衬底、外延和晶圆制造。这三块加起来，占了整个器件成本的70%以上。我这些年做项目，见过太多因为成本估算不准导致产品夭折的案例。说白了，不懂成本结构，选型就是盲人摸象。
4.1 衬底成本：SiC vs GaN-on-Si，谁更“贵”？
先看衬底。这是整个产业链的起点，也是成本占比最高的环节之一。
SiC衬底，目前主流是6英寸，正在向8英寸过渡。我2018年做第一个SiC MOSFET项目时，6英寸衬底单价还在1500美元以上。现在呢？降到了800-1000美元。但即便如此，它依然是成本大头。
为什么SiC衬底这么贵？三个原因：
- 长晶速度慢：SiC是物理气相传输法（PVT），一天只能长几毫米。对比硅的直拉法，一天能长几米。这效率差距，你想想看。
- 缺陷密度高：微管、位错等缺陷，良率直接受影响。我记得有个供应商，6英寸衬底的良率只有60%出头。
- 加工难度大：SiC硬度仅次于金刚石，切割、研磨、抛光都很费劲。一片衬底光加工成本就要200-300美元。
GaN-on-Si衬底，用的是标准硅衬底。6英寸硅衬底才30-50美元，8英寸的也就80-100美元。便宜了整整一个数量级。
但别高兴太早。GaN-on-Si有个致命问题——晶格失配。GaN和硅的晶格常数差了17%，热膨胀系数也不匹配。这会导致外延层应力大、缺陷多。我做过一个GaN HEMT项目，6英寸硅衬底上外延，边缘区域总是出现裂纹，良率只有70%。后来换了8英寸衬底，应力控制更难，良率掉到了50%。
核心对比：
| 项目 | SiC衬底（6英寸） | GaN-on-Si衬底（6英寸） |
|---|---|---|
| 衬底单价 | 800-1000美元 | 30-50美元 |
| 缺陷密度 | 微管<1 cm⁻² | 位错10⁸-10⁹ cm⁻² |
| 良率影响 | 中等（60-70%） | 较低（50-70%） |
| 适用电压 | 600V-10kV+ | 200V-650V |
我个人习惯，做高压（1200V以上）选SiC，低压（650V以下）选GaN-on-Si。成本上，SiC衬底虽然贵，但高压下性能优势明显，综合成本反而更低。
4.2 外延成本：生长速度与缺陷的博弈
衬底搞定后，下一步是外延。外延层决定了器件的耐压和导通特性。
SiC外延，主流是化学气相沉积（CVD）。生长速度慢，每小时几微米到十几微米。一个10μm的外延层，要长1-2小时。设备贵（一台CVD设备要200-300万美元），维护成本也高。
我做过一个1200V SiC MOSFET项目，外延层厚度12μm，掺杂浓度1×10¹⁶ cm⁻³。当时供应商报价，外延成本占整个晶圆成本的35%。为什么这么高？因为要控制缺陷。SiC外延常见的缺陷有三角形缺陷、胡萝卜缺陷等。这些缺陷会导致器件漏电甚至击穿。
GaN-on-Si外延，用的是MOCVD（金属有机化学气相沉积）。生长速度快，每小时能长几微米。但问题在于，GaN和硅之间需要缓冲层。这个缓冲层通常由AlN、AlGaN等多层结构组成，厚度1-2μm。缓冲层的作用是释放应力、阻挡缺陷。
嗯，这里要注意：缓冲层虽然解决了晶格失配问题，但增加了成本。一个典型的GaN-on-Si外延结构，缓冲层成本占外延总成本的40%以上。我见过一个项目，为了省钱，把缓冲层厚度减薄了20%，结果器件的动态导通电阻增加了30%。
避坑指南：我曾经在GaN HEMT项目中，为了降低外延成本，尝试用更薄的缓冲层。结果呢？器件在高温高压下，缓冲层漏电严重，导致击穿电压从650V掉到了400V。后来老老实实按标准厚度做，成本虽然高了15%，但良率从60%提升到了85%。
外延成本对比：
- SiC外延：成本占比30-40%，生长慢，缺陷控制难，但高压性能好。
- GaN-on-Si外延：成本占比20-30%，生长快，但缓冲层增加成本，低压应用有优势。
4.3 晶圆制造成本：光刻、刻蚀、注入……每一步都是钱
晶圆制造是成本构成的第三大块。包括光刻、刻蚀、离子注入、退火、金属化等几十道工序。
SiC晶圆制造，难点在于：
- 离子注入：SiC是宽禁带材料，杂质激活需要高温（1600-1800°C）。普通硅的注入激活温度才900°C。高温退火设备贵，而且容易引入缺陷。
- 刻蚀：SiC硬度高，干法刻蚀速率慢，而且容易产生刻蚀损伤。我做过一个SiC JBS二极管项目，刻蚀深度控制不好，导致肖特基接触特性变差。
- 金属化：SiC需要欧姆接触，通常用Ni/Si合金。退火温度高（950-1000°C），工艺窗口窄。
GaN-on-Si晶圆制造，难点在于：
- 栅极工程：GaN HEMT的栅极需要p-GaN或金属绝缘层，工艺复杂。p-GaN的Mg掺杂激活率低，只有1-5%。
- 钝化层：GaN表面态敏感，需要高质量的SiN或Al₂O₃钝化层。我见过一个项目，钝化层厚度偏差10nm，器件的电流崩塌就增加了20%。
- 衬底去除：GaN-on-Si器件有时需要去除硅衬底（比如垂直结构），这增加了额外工序和成本。
注意：晶圆制造成本中，光刻和刻蚀占了40-50%。SiC因为硬度高、化学惰性强，刻蚀成本比GaN-on-Si高30-50%。但GaN-on-Si的栅极工程和钝化层工艺，又比SiC复杂。综合来看，SiC晶圆制造成本比GaN-on-Si高20-30%。
我个人的经验是，晶圆制造成本的控制，关键在于良率。SiC晶圆制造良率通常在60-80%，GaN-on-Si在70-85%。良率每提升5%，成本就能降低8-10%。所以，与其在工艺上抠成本，不如在良率上下功夫。
4.4 成本结构总览
最后，我用一张图来总结这三块成本的关系。这张图是我自己画的，你可以看到衬底、外延、晶圆制造在总成本中的占比。
从图中可以看出，SiC的成本大头在衬底（45%），而GaN-on-Si的成本大头在晶圆制造（50%）。这决定了两种材料的降本路径完全不同：SiC要靠衬底降本（比如8英寸转型），GaN-on-Si要靠工艺优化和良率提升。
好了，这一章就到这里。成本构成分析的下半部分，我们会继续聊封装、测试和系统级成本。到时候见。