3. 寄生电感解析：源极电感Ls、漏极电感Ld、栅极电感Lg的来源与影响
说到SiC MOSFET的寄生电感，我得先坦白一件事。早年我做第一版SiC驱动板时，觉得走线短一点就行了，结果开关波形振铃得跟心电图似的。后来才明白，寄生电感这玩意儿，你忽略它，它就给你颜色看。
寄生电感说白了就是电流变化时，在导体上感应出的电压降。SiC MOSFET开关速度极快，di/dt动辄几个A/ns，这时候哪怕几纳亨的电感，都能产生几十伏的压降。嗯，这里要注意，寄生电感不是你想消除就能消除的，它来自封装、PCB走线、键合线这些物理结构。
我们按位置拆开来看：源极电感Ls、漏极电感Ld、栅极电感Lg。这三个家伙各怀鬼胎，影响完全不同。
3.1 源极电感Ls：最危险的寄生电感
源极电感Ls，我个人认为它是三个里面最要命的。为什么？因为它同时出现在功率回路和驱动回路中。
你想想看，功率回路的大电流流过Ls，产生的压降直接叠加在栅极驱动回路上。这相当于给栅极加了一个负反馈——电流上升时，Ls上的电压让源极电位抬升，栅源电压Vgs被拉低，开关速度变慢。这就是所谓的“源极电感负反馈效应”。
核心影响：
- 开关速度受限：Ls越大，开关速度越慢，SiC的高频优势被削弱
- 误导通风险：关断时，Ls上的反向电压可能让Vgs瞬间超过阈值，导致桥臂直通
- 振荡加剧：Ls与Cgs形成谐振，产生高频振铃
我在项目中遇到过一件事。某次调试一个200kHz的LLC变换器，SiC MOSFET在轻载时莫名其妙炸管。查了三天，最后发现是源极PCB走线太长，Ls估算有8nH。关断时Ls上感应出近5V的电压，直接把管子又打开了。后来把源极走线缩短到原来的三分之一，问题解决。
避坑指南：我曾经因为贪图布局方便，把源极和功率源极共用一条走线，结果EMI超标10dB。记住：驱动回路和功率回路的源极必须分开走线，用开尔文连接（Kelvin Connection）。
3.2 漏极电感Ld：影响电压应力
漏极电感Ld主要影响关断时的电压尖峰。关断瞬间，电流从导通值快速下降到零，Ld上产生感应电压，叠加在漏源电压Vds上。公式很简单：Vds_peak = Vdc + Ld * di/dt。
SiC MOSFET的耐压余量通常只有20%左右，如果Ld太大，关断尖峰很容易超过额定电压。我记得有一次做1200V的SiC设计，母线电压800V，Ld估算4nH，关断di/dt约5A/ns，算下来尖峰820V，加上过冲直接到1050V，离击穿只差一步。
| 漏极电感Ld | 关断尖峰影响 | 应对措施 |
|---|---|---|
| 1-3 nH | 轻微，可忽略 | 标准布局即可 |
| 3-6 nH | 需关注，尖峰约10-20% | 增加吸收电路或RCD缓冲 |
| 6-10 nH | 严重，可能超耐压 | 必须优化布局或降低开关速度 |
降低Ld的方法其实不复杂：缩短功率回路、使用多层PCB的叠层结构、把去耦电容紧贴MOSFET放置。我习惯在布局时先画功率回路，让漏极到母线的路径尽可能短而宽。
3.3 栅极电感Lg：驱动信号的“绊脚石”
栅极电感Lg的影响相对小一些，但也不能忽视。Lg与栅极电阻Rg、输入电容Cgs构成一个RLC串联回路。如果Lg太大，驱动信号会出现过冲和振铃，严重时可能损坏栅极氧化层。
SiC MOSFET的栅极耐压通常只有-10V到+25V，比Si器件窄得多。驱动信号如果因为Lg产生过冲，很容易超过这个范围。我见过一个案例，驱动芯片输出20V，经过长走线后栅极峰值到了28V，直接把管子栅极击穿了。
我的经验：栅极走线长度控制在20mm以内，宽度0.5mm以上。如果必须走长线，在栅极靠近MOSFET的位置加一个小电阻（10Ω左右）来阻尼振荡。另外，栅极回路不要和功率回路平行走线，避免耦合噪声。
3.4 三种电感的综合影响对比
为了让你看得更清楚，我整理了一张对比表。这张表是我做项目时自己总结的，不一定全面，但很实用。
| 寄生电感 | 主要来源 | 影响对象 | 典型值（TO-247封装） | 危害等级 |
|---|---|---|---|---|
| Ls | 源极键合线、内部引线 | 开关速度、误导通、振荡 | 5-15 nH | ★★★★★ |
| Ld | 漏极键合线、PCB走线 | 关断尖峰、电压应力 | 3-10 nH | ★★★★ |
| Lg | 栅极引脚、驱动走线 | 驱动信号质量、栅极过压 | 2-8 nH | ★★★ |
3.5 寄生电感的核心逻辑图
下面这张图是我用SVG画的，展示了三种寄生电感的来源、影响路径和应对策略。你可以把它当作本章的知识地图。
3.6 如何测量和估算寄生电感
说实话，精确测量寄生电感需要网络分析仪，一般实验室没有。我常用的方法是估算加验证。
估算公式很简单：对于一段PCB走线，电感大约为1nH/mm（宽度1mm时）。更精确的可以用这个经验公式：
L (nH) ≈ 2 * l * [ln(2l/w) + 0.5]其中l是走线长度（mm），w是走线宽度（mm）。
验证方法是用双脉冲测试，观察关断时的振铃频率。振铃频率f = 1/(2π√(LC))，已知C（MOSFET输出电容），反推L。我习惯用这个方法，虽然精度一般，但足够工程使用。
总结一下我的建议：
- 优先控制Ls，它是三个里面最危险的
- Ld用吸收电路兜底，但别依赖它，布局才是根本
- Lg只要走线别太长，问题不大
- 所有寄生电感的总和，尽量控制在15nH以内
嗯，寄生电感这部分就讲到这里。记住一句话：寄生电感不是敌人，不了解它才是。你把它摸透了，布局时自然知道哪里该短、哪里该宽、哪里该分开走。
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