4、FeRAM制造工艺流程概览：从衬底到封装的完整流程、关键工艺节点识别、工艺集成策略

各位同学，大家好。今天我们聊聊FeRAM的制造流程。说实话，铁电存储器这东西，看着原理简单，真要把它从图纸变成能卖的芯片，中间的门道可不少。我当年第一次接触FeRAM工艺时，也踩过不少坑。今天我就把从衬底到封装的完整流程，以及我个人总结的一些关键节点和集成策略，跟大家掰扯清楚。

4.1 从衬底到封装的完整流程

FeRAM的制造，说白了就是在标准CMOS逻辑工艺的基础上，额外嵌入铁电电容模块。整个流程可以分成三大段：前段（FEOL）、中段（MEOL）和后段（BEOL）。嗯，这里要注意，FeRAM的中段是它的灵魂。

我习惯把流程画成下面这张图，大家先有个整体印象：

你看，整个流程其实就是在标准CMOS的骨架里，塞进一个铁电电容的“心脏”。我个人觉得，中段MEOL的成败，直接决定了这颗芯片能不能用。

4.2 关键工艺节点识别

做FeRAM这么多年，我总结出几个“一着不慎满盘皆输”的关键节点。大家拿小本本记一下。

4.2.1 铁电薄膜的结晶退火

这是最要命的环节。PZT薄膜需要在600-700°C的氧气氛围中退火，才能形成钙钛矿晶相。为什么说它关键？

• 温度窗口极窄：低了，结晶不完全，剩余极化Pr上不去；高了，底部电极氧化或者层间扩散，器件直接报废。
• 气氛控制：必须纯氧或含臭氧。我曾经遇到过一批片子，退火炉的氧气纯度标称99.99%，结果实际只有99.9%，那批片子Pr值全部偏低，后来排查了三天才发现是气路管道有微漏。

4.2.2 铁电电容的干法刻蚀

刻蚀铁电电容，说白了就是在“瓷器店里打架”。PZT和电极材料（Pt、IrO₂）都是难刻蚀的硬骨头。

• 刻蚀气体选择：Cl₂/Ar是主流，但Cl₂对PZT的刻蚀速率和侧壁形貌影响很大。我个人习惯用Cl₂:Ar = 1:3的比例，再添加少量O₂（5%）来抑制聚合物残留。
• 侧壁损伤：等离子体中的高能离子轰击会导致铁电薄膜侧壁的非晶化，这部分区域的铁电性基本丧失。你想想看，电容的有效面积就变小了。

4.2.3 氢阻挡层

嗯，这里要特别强调。后段BEOL工艺中，ILD沉积和金属互连会用到含氢的前驱体（比如SiH₄）。氢离子会沿着晶界扩散进铁电薄膜，导致“氢致退化”——Pr值下降，矫顽场漂移。

怎么办？我的做法是在铁电电容上方加一层Al₂O₃或SiNₓ的氢阻挡层，厚度控制在20-50 nm。太薄了挡不住，太厚了影响后续通孔刻蚀的深宽比。

4.3 工艺集成策略

工艺集成，说白了就是怎么把铁电电容这个“外来户”和CMOS“原住民”和谐地整合在一起。我总结了三条核心策略。

4.3.1 电容在金属互连层中的位置选择

铁电电容可以放在Contact层之后、第一层金属之前（即“电容在底层”），也可以放在多层金属之间（“电容在中间层”）。

我个人更倾向于“电容在底层”的方案。为什么？因为铁电薄膜需要高温退火，放在底层可以避免对上层金属（尤其是Cu）造成热损伤。当然，代价是后续的ILD沉积和CMP工艺要格外小心，别把电容压坏了。

4.3.2 热预算管理

这是工艺集成的核心矛盾。铁电薄膜需要高温（>600°C）退火，但CMOS器件和金属互连对高温敏感。你想想看，Al互连在450°C以上就会开始出现电迁移，Cu在300°C以上就会快速扩散。

我的策略是：把高温工艺尽量往前推。在FEOL完成后、金属互连开始前，集中完成铁电电容的沉积和退火。这样热预算的冲突最小。

4.3.3 平坦化与CMP策略

铁电电容的厚度通常在200-400 nm，加上上下电极，总厚度约500-800 nm。这个高度差在后续的ILD沉积中会带来严重的台阶覆盖问题。

我建议采用两步CMP法：

1. 第一步：沉积SiO₂或SiOF作为ILD，然后进行全局平坦化CMP，将表面起伏控制在50 nm以内。
2. 第二步：沉积SiNₓ作为氢阻挡层和刻蚀停止层，再进行一次精抛CMP。

这样做的好处是，后续的通孔刻蚀不会因为台阶高度差而导致刻蚀深度不均匀。我曾经见过一个案例，因为CMP没做好，通孔刻蚀时有的地方刻穿了电容，有的地方还没到底，那批片子直接报废了。

4.4 小结

好了，今天的内容就到这里。FeRAM的制造流程，说白了就是“CMOS打底，铁电电容嵌入，互连收尾”。关键节点就三个：结晶退火、电容刻蚀、氢阻挡。集成策略的核心是热预算管理和平坦化。这些经验，都是我这些年一个一个lot试出来的，希望能帮大家少走弯路。

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