第4章脉冲生成模块设计

4、脉冲生成模块设计：PWM原理、步进电机脉冲生成、基于FPGA的精确脉冲发生器、频率分辨率分析

脉冲生成，说白了就是运动控制的「心跳」。

我刚开始做步进电机驱动时，总觉得不就是给个方波嘛，能有多难？结果第一次上机，电机抖得像跳舞，噪音大得吓人。后来才明白——脉冲的质量，直接决定了运动控制的精度和稳定性。

这一章，咱们就聊聊脉冲生成的那些门道。

4.1 PWM原理：从模拟到数字的桥梁

PWM，全称Pulse Width Modulation，脉冲宽度调制。名字挺唬人，其实原理很简单——通过调节高电平的占空比，来模拟一个连续变化的模拟量。

你想想看，一个方波信号，频率固定，但高电平的时间比例在变。这个比例，就是占空比。占空比50%，平均电压就是VCC的一半；占空比100%，就是满电压。

核心公式：

占空比 = T_on / T_period × 100%

平均电压 = 占空比 × VCC

在FPGA里实现PWM，其实就是一个计数器加一个比较器。计数器从0累加到周期值，每到一个设定阈值就翻转电平。嗯，就这么简单。

// 一个简单的PWM生成器
module pwm_generator #(
    parameter WIDTH = 16
)(
    input  clk,
    input  rst_n,
    input  [WIDTH-1:0] duty_cycle,  // 占空比设定值
    output reg pwm_out
);

reg [WIDTH-1:0] counter;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        counter <= 0;
        pwm_out <= 0;
    end else begin
        counter <= counter + 1;
        pwm_out <= (counter < duty_cycle) ? 1 : 0;
    end
end

endmodule

这段代码我用了很多年，简单可靠。但要注意——计数器溢出后自动归零，所以周期是2^WIDTH个时钟周期。WIDTH选多大，决定了你的分辨率。

4.2 步进电机脉冲生成：不只是方波那么简单

步进电机要的是脉冲序列，不是单个PWM。每个脉冲，电机走一步。脉冲的频率，决定了转速；脉冲的数量，决定了位置。

这里有个关键点：脉冲的占空比和频率稳定性。

占空比一般取50%，这样电机绕组电流上升和下降的时间对称，运行最平稳。频率稳定性就更重要了——频率抖动会导致电机速度波动，严重时会产生共振。

我在项目中遇到过一个问题：用软件生成脉冲，CPU一忙，脉冲间隔就不均匀了。电机低速运行时，能明显听到「咔咔咔」的异响。后来换成FPGA硬生成，问题立刻解决。

我的经验：

步进电机脉冲生成，建议用硬件定时器或FPGA实现。软件生成只适合低速、低精度的场合。

脉冲生成的逻辑其实很简单：

设定目标频率，计算出对应的周期计数值
计数器从0累加，到周期值后翻转输出
同时产生一个「步进完成」标志，用于位置计数

// 步进电机脉冲生成器
module stepper_pulse_gen #(
    parameter FREQ_DIV_WIDTH = 32
)(
    input  clk,
    input  rst_n,
    input  [FREQ_DIV_WIDTH-1:0] period,  // 周期计数值
    output reg pulse_out,
    output reg step_done
);

reg [FREQ_DIV_WIDTH-1:0] counter;
reg half_period;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        counter <= 0;
        pulse_out <= 0;
        step_done <= 0;
        half_period <= 0;
    end else begin
        if (counter >= period - 1) begin
            counter <= 0;
            pulse_out <= ~pulse_out;
            half_period <= ~half_period;
            step_done <= half_period;  // 每两个半周期产生一个步进完成信号
        end else begin
            counter <= counter + 1;
            step_done <= 0;
        end
    end
end

endmodule

注意看，这里我用了一个half_period标志。为什么？因为一个完整的脉冲包含高电平和低电平两个阶段，每个阶段持续半个周期。step_done信号在脉冲的下降沿产生，正好对应电机走完一步。

4.3 基于FPGA的精确脉冲发生器

说到精确，FPGA的优势就体现出来了。

软件生成脉冲，受操作系统调度、中断响应时间的影响，精度很难做到微秒级以下。而FPGA用硬件逻辑直接驱动IO，延迟是确定的，抖动可以忽略不计。

我设计过一个精确脉冲发生器，用于高速点胶机的运动控制。要求脉冲频率从1Hz到2MHz连续可调，频率分辨率达到0.1Hz。用FPGA实现，轻松搞定。

精确脉冲发生器的核心设计要点：

使用高精度时钟源（晶振或PLL倍频）
采用累加器+比较器结构，避免除法运算
支持频率在线更新，不产生毛刺
输出驱动能力要够，必要时加缓冲器

这里有个技巧：频率在线更新时，要等当前脉冲完成后再切换，否则会产生一个不完整的脉冲，导致电机多走或少走一步。

// 精确脉冲发生器（支持在线更新频率）
module precise_pulse_gen #(
    parameter ACC_WIDTH = 32
)(
    input  clk,
    input  rst_n,
    input  [ACC_WIDTH-1:0] freq_step,  // 频率步进值
    output reg pulse_out
);

reg [ACC_WIDTH-1:0] accumulator;
reg [ACC_WIDTH-1:0] step_reg;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        accumulator <= 0;
        pulse_out <= 0;
        step_reg <= 0;
    end else begin
        step_reg <= freq_step;  // 锁存频率值，避免更新过程中产生毛刺
        accumulator <= accumulator + step_reg;
        pulse_out <= accumulator[ACC_WIDTH-1];  // 取最高位作为输出
    end
end

endmodule

这段代码用了累加器的最高位作为输出。累加器溢出时，最高位翻转，就产生了一个脉冲。频率步进值越大，溢出越快，脉冲频率越高。

这种结构的好处是：没有除法，没有比较器，资源消耗极低。而且频率更新是瞬间生效的，不会产生毛刺。

注意：

累加器位宽决定了频率分辨率。位宽越大，分辨率越高，但累加器更新频率也越高。一般取32位或48位，配合100MHz时钟，分辨率可以达到0.023Hz。

4.4 频率分辨率分析

频率分辨率，说白了就是你能把频率调到多细。

举个例子：你要让电机以1000Hz运行，但系统只能生成1000.5Hz或999.5Hz，那0.5Hz的误差就是分辨率决定的。

分辨率由两个因素决定：

系统时钟频率：时钟越高，分辨率越好
计数器位宽：位宽越大，分辨率越好

计算公式很简单：

频率分辨率 = 系统时钟频率 / 2^计数器位宽

例如：100MHz时钟，32位计数器

分辨率 = 100,000,000 / 2^32 ≈ 0.023 Hz

这个精度，对于绝大多数运动控制应用来说，已经绰绰有余了。

我做过一个测试：用100MHz时钟，32位累加器，生成1MHz的脉冲。用示波器测量，频率误差小于0.1Hz，抖动小于50ps。这个指标，软件生成是无论如何也达不到的。

但要注意一点：分辨率高不代表精度高。精度还受晶振本身的稳定性影响。普通晶振的频率误差在50ppm左右，温漂更大。如果要求高精度，建议用温补晶振（TCXO）或恒温晶振（OCXO）。

我的建议：

一般运动控制，用普通晶振就够了。如果要做精密定位或同步控制，建议用TCXO，频率稳定性可以做到2ppm以内。

最后，咱们用一张图来总结脉冲生成模块的知识体系：

这张图把脉冲生成模块的四个核心知识点串起来了。从PWM原理出发，到步进电机脉冲生成，再到FPGA精确脉冲发生器，最后分析频率分辨率。每一步都有它的物理意义和工程价值。

嗯，这一章的内容就到这里。脉冲生成看似简单，但里面的门道不少。我当年也是踩了不少坑才摸清楚这些细节的。希望你能少走弯路。