4. 反射与端接策略：反射的形成机理、源端端接、并联端接、AC端接、戴维南端接

各位好，我是你们的SI讲师。今天咱们聊聊反射和端接。说实话，反射这个问题，是我刚入行时踩过最多的坑。那时候我总觉得，只要走线连上了，信号就能乖乖传过去。结果呢？第一次调板子，眼图乱得像一锅粥。后来才明白——反射不解决，高速设计就是纸上谈兵。

4.1 反射的形成机理

反射的本质是什么？说白了，就是信号在传输路径上遇到了阻抗突变。你想想看，信号就像一列火车，在均匀的轨道上跑得好好的。突然轨道变窄了，或者变宽了，那肯定有一部分能量被弹回来。

反射系数公式大家应该都记得：

Γ = (Z_load - Z0) / (Z_load + Z0)

其中Z_load是负载阻抗，Z0是传输线特性阻抗。当Z_load = Z0时，Γ=0，完美匹配，没有反射。但现实中哪有这么完美的事？

我在项目中遇到过最典型的场景：一个DDR3的地址信号，末端接了多个负载。本来特性阻抗是50Ω，结果负载一多，等效阻抗掉到了30Ω左右。反射系数算下来差不多-0.25，信号振铃特别严重。

嗯，这里要注意：反射的严重程度跟信号上升时间也有关系。上升沿越陡，反射的影响越大。为什么？因为陡峭的上升沿包含更多的高频分量，这些高频分量对阻抗不连续更敏感。

4.2 源端端接

源端端接，也叫串联端接。做法很简单：在驱动器的输出端串一个电阻，阻值等于Z0减去驱动器的输出阻抗。

举个例子：如果驱动器的输出阻抗是10Ω，传输线特性阻抗是50Ω，那串联电阻就是40Ω。这样从传输线看过去，源端的等效阻抗就是50Ω，跟传输线匹配上了。

我个人习惯在DDR单端信号上用源端端接。为什么呢？因为它不增加直流功耗。串联电阻只在上电瞬间起作用，稳态时没有电流流过，功耗几乎为零。

源端端接的缺点也很明显——它只能吸收一次反射。信号到达负载端时，如果负载不匹配，反射波回到源端才会被吸收。所以源端端接适合点对点的拓扑，不适合多负载的情况。

4.3 并联端接

并联端接，就是在接收端把信号拉到地或者电源上。最常见的做法是：在接收端放一个电阻到地，阻值等于Z0。

并联端接的好处是能一次性吸收所有反射。信号到达负载端时，直接就被电阻吃掉了，不会反弹回去。所以它的信号质量通常比源端端接好。

但代价是什么？功耗。你想想看，如果信号是1.8V，并联一个50Ω电阻到地，那直流电流就是36mA。一条线36mA，十条线就是360mA。这在低功耗设计中是没法接受的。

我记得有一次做一款IoT产品，电池供电，功耗要求特别严。我一开始用了并联端接，结果整板功耗超标了30%。后来全部改成源端端接，功耗才降下来。

4.4 AC端接

AC端接，说白了就是并联端接的改良版。它在并联电阻的基础上串了一个电容，把直流分量隔掉，只让交流分量通过。

电路结构是这样的：电阻R串联电容C，然后并联到地。R的取值还是等于Z0，C的取值要保证时间常数RC远大于信号的周期。

AC端接的好处很明显——没有直流功耗。电容把直流电流挡住了，只有交流信号才能通过电阻到地。这样既解决了反射问题，又不会增加功耗。

但AC端接有个坑：电容的寄生参数会影响高频性能。我建议用NP0或者C0G材质的电容，它们的寄生电感小，高频特性好。千万别用X5R或者X7R，那些电容在高频下会变成电感。

我曾经在一个PCIe Gen3的设计中用过AC端接。PCIe的参考时钟是100MHz，我算了一下，R取50Ω，C取0.1μF，时间常数是5μs，远大于10ns的时钟周期。效果非常好，眼图干净得很。

4.5 戴维南端接

戴维南端接，也叫分压端接。它用两个电阻组成分压网络，一个拉到电源，一个拉到地。两个电阻的并联值等于Z0，分压值等于信号的直流偏置电压。

举个例子：如果Z0=50Ω，信号直流偏置是0.9V（比如DDR3的Vref），电源是1.8V。那可以选R1=50Ω拉到1.8V，R2=50Ω拉到地。并联值是25Ω，跟50Ω不匹配？不对，这里要注意：戴维南端接的等效阻抗是两个电阻的并联值，所以要让并联值等于Z0。

正确的计算方法是：R1和R2的并联值等于Z0，同时分压值等于Vref。解方程组：

R1 || R2 = Z0
Vcc * R2 / (R1 + R2) = Vref

解出来：R1 = Z0 * Vcc / Vref，R2 = Z0 * Vcc / (Vcc - Vref)。

戴维南端接的好处是能同时提供直流偏置和阻抗匹配。在DDR设计中，Vref需要精确的直流偏置，戴维南端接正好一举两得。

但它的功耗比并联端接还大。两个电阻都有直流电流流过，功耗翻倍。所以戴维南端接一般只用在关键信号上，比如时钟、复位等。

好了，反射和端接策略就讲到这里。下一章咱们聊聊串扰，那又是一个让人头疼的话题。记住一句话：端接不是万能的，但不端接是万万不能的。