3. 数字电路时序基础：建立时间与保持时间、时钟抖动与时钟偏移、组合逻辑延迟与线延迟
各位工程师朋友，咱们今天聊聊数字电路时序。说实话，时序这东西，看着是基础，但坑最多。我见过太多项目，功能仿真跑得飞起，一到实际板子上就翻车。十有八九，都是时序没算清楚。
咱们分三块来讲：建立/保持时间、时钟抖动/偏移、组合逻辑与线延迟。这三块是WCCA分析的核心输入，缺一不可。
3.1 建立时间与保持时间：触发器的“铁律”
先问个问题：触发器到底怎么工作的？
简单说，它就像个“采样器”。时钟沿来的一瞬间，它要把输入数据“拍个照”存下来。但拍照需要条件——数据必须在拍照前后保持稳定。
- 建立时间（tsu）：时钟沿到来之前，数据必须提前稳定下来的最短时间。
- 保持时间（th）：时钟沿到来之后，数据必须继续稳定的最短时间。
我打个比方。你拍一张快速移动的球，快门按下去之前，球得先进入取景框（建立时间）。快门按下去之后，球不能马上跑掉（保持时间）。否则照片就是糊的。
核心公式（建立时间检查）：
T_clk > t_co_max + t_logic_max + t_net_max + t_su核心公式（保持时间检查）：
t_co_min + t_logic_min + t_net_min > t_h注意看，建立时间检查用的是“最大值”，保持时间检查用的是“最小值”。这是WCCA的关键思路——最坏情况分析，就是要分别考虑最大和最小边界。
⚠️ 我曾经踩过的坑：
有一次做FPGA设计，保持时间违例。我查了半天，发现是综合工具把路径优化得太短了。数据跑得太快，比时钟还快，结果保持不住。后来我加了缓冲器，人为增加延迟才解决。记住：保持时间违例比建立时间违例更难修，因为它不能靠降频解决。
3.2 时钟抖动与时钟偏移：理想时钟不存在
教科书上的时钟是完美的方波。但现实中呢？你想想看，时钟源本身有相位噪声，PLL有锁定误差，PCB走线有串扰。这些都会导致时钟沿的位置“飘忽不定”。
时钟抖动（Jitter）：同一个时钟源，不同周期之间的沿位置变化。说白了，就是时钟沿在“抖”。
时钟偏移（Skew）：同一个时钟信号，到达不同触发器的时间差。说白了，就是时钟沿到达有“先后”。
| 参数 | 定义 | 对时序的影响 | WCCA中如何处理 |
|---|---|---|---|
| 时钟抖动 | 周期到周期的变化 | 减少有效时钟周期 | 取最差抖动值，从周期中扣除 |
| 时钟偏移 | 不同路径的到达时间差 | 增加或减少时序裕量 | 取最大偏移，按方向叠加 |
我个人习惯，在WCCA中把抖动和偏移都当作“时序预算的消耗项”。比如你设计目标是100MHz（周期10ns），抖动占掉0.5ns，偏移占掉0.3ns，那你真正能用的时间只有9.2ns。别小看这零点几纳秒，高频设计里这就是生死线。
💡 我的经验：
做WCCA时，时钟抖动不要只看数据手册的典型值。一定要看“最大抖动”或“峰峰值抖动”。有些晶振厂家标的是RMS值，你得自己换算成峰峰值。一般乘6或乘8，具体看分布。我习惯乘6，留点余量。
3.3 组合逻辑延迟与线延迟：路径上的每一纳秒
数据从触发器Q端出发，经过组合逻辑，再经过走线，到达下一个触发器的D端。这条路径上的延迟，决定了你的系统能跑多快。
组合逻辑延迟：取决于门电路的级数、每个门的传播延迟。受工艺角、电压、温度影响很大。
线延迟：取决于走线长度、线宽、介质常数。在深亚微米工艺下，线延迟甚至超过门延迟。
我建议大家在WCCA中，把延迟拆成三部分：
- 器件延迟：来自芯片内部，查数据手册
- PCB走线延迟：约6.7ps/inch（FR4材质），自己算
- 连接器/过孔延迟：每个过孔约5-10ps，别忽略
WCCA延迟计算示例：
路径总延迟 = t_co + t_logic + t_net
其中：
t_co = 触发器输出延迟（max: 2.5ns, min: 0.8ns）
t_logic = 组合逻辑延迟（max: 3.2ns, min: 1.1ns）
t_net = 线延迟（max: 0.5ns, min: 0.3ns）
建立时间裕量 = T_clk - (t_co_max + t_logic_max + t_net_max + t_su)
保持时间裕量 = (t_co_min + t_logic_min + t_net_min) - t_h嗯，这里要注意。很多工程师只算典型值，觉得“差不多就行”。但WCCA要求你算最坏情况——高温、低压、慢工艺角下的最大值，以及低温、高压、快工艺角下的最小值。这两个边界都要算，缺一不可。
⚠️ 我曾经犯过的错：
有次做DDR3接口设计，我只算了建立时间，没仔细算保持时间。结果板子打样回来，低温下跑没问题，高温下就随机出错。查了三天，发现是保持时间在高温下变差了。因为保持时间检查用的是最小值，高温下器件变慢，最小值反而变大，导致裕量不足。从那以后，我每次做WCCA都把温度和工艺角列成矩阵，逐个检查。
3.4 三者如何协同？——WCCA的时序三角
建立/保持时间、时钟抖动/偏移、组合逻辑/线延迟，这三者不是孤立的。它们共同决定了你的时序裕量。
我画个简单的逻辑链：
- 时钟抖动 → 吃掉时钟周期 → 影响建立时间裕量
- 时钟偏移 → 改变数据与时钟的相对关系 → 同时影响建立和保持时间
- 组合逻辑+线延迟 → 决定数据路径长度 → 直接影响建立和保持时间
做WCCA时，我的习惯是先把所有参数列出来，标出最大值和最小值。然后代入公式，算两个裕量。如果裕量小于0，说明有风险。如果裕量小于10%的时钟周期，我建议重新设计。
💡 避坑指南：
我曾经遇到一个案例，客户说他们的设计在仿真中时序都过了，但量产良率只有80%。我帮他们做WCCA，发现他们把时钟抖动只算了典型值，没算最差值。实际芯片的抖动比手册标的大了30%。换了个晶振，良率直接拉到99%。所以，WCCA不是走过场，是真能省钱。
好了，这一章就到这里。时序基础是WCCA的根基，后面讲具体分析方法时，这些概念会反复用到。下一章咱们聊静态时序分析（STA）与WCCA的结合，那才是真正动刀子的地方。