2. 开关电源噪声源分析：MOSFET开关动作产生的dv/dt与di/dt、变压器漏感与寄生电容的影响
好，咱们进入第二章。上一章我们聊了EMI的基本概念，说白了就是搞清楚「敌人长什么样」。这一章，咱们得把「敌人」揪出来——看看开关电源里那些噪声到底是从哪冒出来的。
我个人习惯，做EMI整改前，先花半小时分析噪声源。为什么？因为找不到源头，你加再多滤波器也是瞎忙活。你想想看，家里漏水了，你是先堵漏点还是先拖地？
2.1 MOSFET开关动作：dv/dt与di/dt的「暴力美学」
MOSFET这东西，说白了就是个高速开关。它一开一关，电压和电流就像过山车一样剧烈变化。这两个变化率，就是我们常说的dv/dt和di/dt。
核心概念：
- dv/dt：电压变化率，单位V/ns。它决定了电场耦合的强度。
- di/dt：电流变化率，单位A/ns。它决定了磁场耦合的强度。
我在项目中遇到过一位兄弟，他设计的电源总是过不了辐射测试。我一看波形，好家伙，MOSFET关断时的dv/dt高达50V/ns！这就像拿锤子砸地板，能不吵到楼下吗？
为什么会这样？我们来看一个典型的开关过程：
// 简化模型：MOSFET开关波形
// 开通时：Vds下降，Id上升
// 关断时：Vds上升，Id下降
// 关键参数：
// 开通时间 ton = 20ns
// 关断时间 toff = 30ns
// 输入电压 Vin = 400V
// 峰值电流 Ipeak = 5A
// 计算dv/dt（关断时）：
dv/dt = Vin / toff = 400V / 30ns ≈ 13.3 V/ns
// 计算di/dt（关断时）：
di/dt = Ipeak / toff = 5A / 30ns ≈ 0.167 A/ns
嗯，这里要注意。上面的计算是理想情况。实际波形会有振铃，dv/dt和di/dt会比这个值大得多。我见过最夸张的，振铃峰值让dv/dt翻了三倍。
2.1.1 dv/dt带来的问题
dv/dt高，意味着什么？意味着MOSFET的漏极对地之间，存在一个快速变化的电场。这个电场会通过寄生电容，把噪声耦合到其他地方。
我曾经吃过这个亏。有一次做一款48V转12V的DC-DC，MOSFET的dv/dt没控制好，结果噪声直接通过散热器耦合到了外壳，导致整个机箱都在辐射噪声。整改花了两天，最后加了个屏蔽罩才搞定。
我的经验：
控制dv/dt，最直接的办法就是增大栅极电阻。但代价是开关损耗增加。这是个trade-off，需要根据实际需求来平衡。我个人习惯，先按datasheet推荐值，然后根据EMI测试结果微调。
2.1.2 di/dt带来的问题
di/dt高，问题更隐蔽。它会在回路电感上产生电压尖峰。你想想看，电流变化越快，电感上的感应电压就越大。这个尖峰，就是差模噪声的主要来源。
公式很简单：V = L * di/dt。回路电感L哪怕只有10nH，di/dt为1A/ns时，就能产生10V的尖峰。这个尖峰会在输入输出线上传播，形成传导发射。
避坑指南：
我曾经在设计一个200W的电源时，忽略了功率回路的寄生电感。结果MOSFET关断时，漏极电压尖峰高达100V，直接把MOSFET击穿了。后来我总结：功率回路一定要尽量短、尽量宽，走线要像高速公路一样直。
2.2 变压器漏感：看不见的「能量小偷」
变压器这东西，理想情况下是完美的。但现实是，它总有漏感。漏感说白了，就是没有耦合到副边的磁通。这部分能量无处可去，只能在开关管关断时，通过寄生电容释放，形成振铃。
我记得刚入行时，总觉得漏感是个小问题。直到有一次，一个反激电源的MOSFET在关断时，漏感产生的尖峰直接把RCD吸收电路的电阻烧了。从那以后，我再也不敢小看漏感。
2.2.1 漏感的影响
漏感的影响，主要体现在三个方面：
- 电压尖峰：关断时，漏感能量释放，产生高压尖峰。
- 振铃：漏感和寄生电容形成LC谐振，产生高频振铃。
- 效率降低：漏感能量最终以热量形式消耗掉。
你想想看，一个10μH的漏感，在1A电流下存储的能量是5μJ。如果开关频率是100kHz，那每秒浪费的能量就是0.5W。虽然不大，但积少成多，而且它带来的EMI问题更头疼。
关键数据：
| 参数 | 典型值 | 对EMI的影响 |
|---|---|---|
| 漏感 | 1%~5% 的励磁电感 | 产生振铃，频率通常在10-50MHz |
| 寄生电容 | 10-100pF | 与漏感谐振，放大噪声 |
| 振铃频率 | f = 1/(2π√(Lk*Cp)) | 高频噪声的主要来源 |
2.2.2 如何减小漏感
减小漏感，说白了就是让变压器绕得更「紧」。我常用的方法：
- 三明治绕法：把原边分成两半，副边夹在中间。这样耦合更好，漏感能降低30%-50%。
- 增加匝比：在允许范围内，适当增加匝比，可以减小原边电流，从而降低漏感能量。
- 使用磁芯中柱：有些磁芯设计中柱有气隙，可以调整。但要注意，气隙大了漏感也会增大。
嗯，这里要注意。三明治绕法虽然好，但会增加层间电容。这又是一个trade-off。我一般会先试三明治绕法，如果共模噪声超标，再考虑其他方案。
2.3 寄生电容：噪声的「高速公路」
寄生电容无处不在。MOSFET的Cgd、Cgs、Cds，变压器的层间电容，PCB走线之间的电容……这些电容，就是噪声传播的「高速公路」。
我刚开始做EMI时，总觉得寄生电容是玄学。后来用阻抗分析仪测了一下，才发现一个MOSFET的Cgd在关断时能到几百pF。这个电容，足以让高频噪声轻松通过。
2.3.1 主要寄生电容
咱们重点看三个：
- MOSFET的Cgd（米勒电容）：这是最要命的。它连接了漏极和栅极，dv/dt通过它直接耦合到驱动电路，造成误触发。
- 变压器的层间电容：原边和副边之间的电容，是共模噪声的主要通道。
- PCB走线电容：两条平行走线之间，距离越近、长度越长，电容越大。
我记得有一次，一个客户的产品在30MHz附近有严重的辐射超标。我排查了半天，最后发现是MOSFET的散热器对地寄生电容太大。散热器直接连到MOSFET漏极，通过这个电容，噪声直接辐射出去了。
我的建议：
处理寄生电容，核心思路是「切断路径」或「降低阻抗」。比如：
- 在MOSFET漏极加磁珠，增加高频阻抗。
- 在变压器原副边之间加屏蔽层，切断共模路径。
- 优化PCB布局，让敏感走线远离噪声源。
2.3.2 寄生电容的谐振效应
寄生电容和漏感组合在一起，就会形成LC谐振。这个谐振频率，通常就是EMI超标的重灾区。
举个例子：一个变压器的漏感是5μH，寄生电容是50pF。那么谐振频率就是：
f = 1 / (2π * √(5e-6 * 50e-12))
= 1 / (2π * √(2.5e-16))
= 1 / (2π * 5e-8)
≈ 3.18 MHz
这个3.18MHz的谐振，会在传导发射测试中形成一个尖峰。如果你不加处理，这个尖峰很可能让你过不了Class B。
避坑指南：
我曾经设计一个反激电源，谐振频率刚好在10MHz附近。传导测试时，10MHz处超标了8dB。我试了各种方法，最后发现是变压器的屏蔽层接地不良。重新焊接后，问题解决。所以，别小看任何一个接地焊点。
2.4 总结：噪声源分析的「三板斧」
好了，这一章的内容有点多。我帮你捋一捋：
- MOSFET开关：dv/dt和di/dt是噪声的「发动机」。控制好开关速度，就控制了噪声的源头。
- 变压器漏感：它是噪声的「放大器」。减小漏感，就能降低振铃幅度。
- 寄生电容：它是噪声的「高速公路」。切断路径或降低阻抗，就能阻止噪声传播。
我个人习惯，拿到一个新设计，先测MOSFET的Vds波形。如果振铃幅度超过20%的稳态电压，那EMI大概率有问题。然后看变压器的漏感，如果超过励磁电感的3%，就得优化绕法。最后检查寄生电容，特别是散热器和变压器层间电容。
下一章，咱们会聊如何测量这些噪声。记住，只有量化的数据，才能指导整改。别凭感觉做事，要用仪器说话。
嗯，今天就到这里。有问题随时找我。