第二章 电源分配网络（PDN）概述

各位好，我是老张。今天咱们聊聊PDN——电源分配网络。这玩意儿说白了，就是给芯片供电的整个通路。你想想看，芯片要工作，电流得从电源出发，经过稳压模块、PCB走线、封装基板，最后到达芯片内部的电源网格。这一路上任何一个环节出问题，芯片都可能罢工。

我刚开始做后端设计那会儿，对PDN的理解特别肤浅。总觉得只要把电源线画粗点、多打几个过孔就完事了。结果有一次项目，芯片在低频测试时一切正常，一跑到高频就莫名其妙地复位。查了整整两周，最后发现是PDN的阻抗在某个频率点飙得太高，导致电压跌落超过了芯片的容忍范围。从那以后，我再也不敢小看PDN的设计了。

2.1 PDN的组成

一个完整的PDN，从电源到芯片内部，大致可以分为四个层级：

• 稳压模块（VRM）：这是电源的源头。它把外部输入的电压转换成芯片需要的电压。比如从12V转成1.2V。VRM的响应速度有限，对高频电流变化基本无能为力。
• PCB电源层：从VRM到芯片封装之间的PCB走线、电源平面和过孔。这部分主要承担低频和中频的电流传输。
• 封装基板：芯片封装内部的电源网络。包括封装基板上的电源平面、键合线或C4凸点。这部分对高频电流的传输影响很大。
• 芯片内电源网格：芯片内部金属层构成的电源和地网络。这是离晶体管最近的一层，负责把电流送到每一个标准单元和宏单元。

2.2 PDN的阻抗特性

PDN不是一根理想的导线。它有自己的阻抗特性，而且这个阻抗会随着频率变化。为什么会这样？因为PDN中存在着寄生电阻、寄生电感和寄生电容。

咱们来看一个典型的PDN阻抗曲线：

阻抗 (Ω)
  ^
  |     VRM区     PCB区     封装区     芯片区
  |   (低频)    (中频)    (高频)    (超高频)
  |     |          |          |          |
  |     |          |          |          |
  |     |          |          |          |
  +-------------------------------------------> 频率 (Hz)

这张图我画得比较粗糙，但意思到了。在低频段，VRM的阻抗起主导作用，通常比较低。随着频率升高，PCB和封装的寄生电感开始显现，阻抗会逐渐上升。到了高频段，芯片内部的去耦电容开始起作用，阻抗又会降下来。

我记得有一次做服务器芯片的项目，PDN的阻抗曲线在10MHz附近出现了一个尖峰。排查后发现是PCB上的去耦电容布局不合理，导致电容的等效串联电感（ESL）太大，谐振频率偏移了。后来调整了电容的摆放位置和数量，才把那个尖峰压下去。

2.3 目标阻抗的概念

目标阻抗，这是PDN设计中最核心的概念之一。它是什么意思呢？

简单来说，目标阻抗就是PDN允许的最大阻抗值。芯片在工作时，电流是动态变化的。当电流变化时，如果PDN的阻抗太高，就会产生明显的电压波动。这个波动不能超过芯片允许的电压容限。

目标阻抗的计算公式：

Z_target = (VDD × Ripple%) / I_transient

其中：

• VDD：芯片的工作电压
• Ripple%：允许的电压波动百分比（通常为3%-5%）
• I_transient：瞬态电流变化量

举个例子：假设芯片工作电压是1.2V，允许5%的波动，瞬态电流变化是10A。那么目标阻抗就是：

Z_target = (1.2 × 0.05) / 10 = 0.006 Ω = 6 mΩ

这意味着，在整个工作频率范围内，PDN的阻抗都不能超过6毫欧。嗯，这个要求其实挺苛刻的。

我曾经在一个项目中吃过亏。当时按照数据手册给的参数计算了目标阻抗，觉得没问题。结果流片回来后，芯片在特定工作模式下频繁出错。后来用示波器实测，发现那个模式下的瞬态电流比数据手册上写的要大得多。重新计算目标阻抗后，发现原来的设计根本不够。从那以后，我每次做PDN设计前，都会先跟设计团队确认实际的电流波形，而不是盲目相信数据手册。

好了，这一章的内容就到这里。PDN的组成、阻抗特性和目标阻抗，是后续所有IR Drop分析和电源完整性优化的基础。下一章咱们会深入讨论IR Drop的成因和分类，到时候会用到今天讲的知识。