2. 良率基础概念：晶圆良率、芯片良率、封装良率、最终测试良率、良率损失分类

各位工程师朋友，咱们今天聊聊良率的基础概念。说实话，我刚入行那会儿，觉得良率不就是“好的除以总的”嘛，有啥好讲的？后来在产线上摔了几个跟头，才明白这里面的门道深着呢。

良率这东西，它不是单一的数字。你想想看，从一片光秃秃的硅片，到最终客户手里能跑的芯片，中间要经历多少道关卡？每一道关卡都会“筛掉”一部分产品。所以，我们得把良率拆开来看。

2.1 晶圆良率（Wafer Yield）

晶圆良率，说白了就是看这片晶圆上，有多少颗芯片是“活着”的。这里的“活着”，指的是物理结构完整，没有短路、断路这些硬伤。

公式很简单：

晶圆良率 = (晶圆上合格的芯片数) / (晶圆上总的芯片数) × 100%

嗯，这里要注意。晶圆良率主要受工艺缺陷影响。比如光刻机对焦没对准，或者刻蚀机里气体分布不均匀，都会导致整片晶圆上出现大量坏点。

我记得有一次，我们厂里新换了一台CMP设备。刚开始跑的时候，晶圆良率直接从95%掉到了70%。排查了三天，最后发现是抛光垫的压力参数没调好。这种坑，踩过一次就记住了。

2.2 芯片良率（Chip Yield / Die Yield）

芯片良率，有时候也叫“管芯良率”。它和晶圆良率有啥区别？其实很多时候，这两个词是混着用的。但严格来说，芯片良率更强调“单颗芯片”的合格概率。

这里有个经典的模型，叫泊松模型：

Y = e^(-D₀ × A)

其中：

• Y：芯片良率
• D₀：缺陷密度（defects/cm²）
• A：芯片面积（cm²）

你想想看，芯片面积越大，碰到缺陷的概率就越高。这就是为什么大芯片的良率通常比小芯片低。我建议你在做新产品设计时，先用这个公式估算一下理论良率，心里有个底。

2.3 封装良率（Assembly Yield / Package Yield）

晶圆切完后，要拿去封装。封装良率，就是看封装过程中有没有搞坏芯片。

封装环节的良率损失，主要来自：

• 划片损伤：切割时应力过大，导致芯片边缘崩裂
• 贴片偏移：芯片没放正，导致后续打线短路
• 打线不良：金线或铜线没焊牢，或者焊偏了
• 塑封空洞：注塑时进了气泡，导致芯片受潮失效

封装良率一般能做到99%以上。如果低于98%，那就要好好查查封装厂的生产工艺了。我曾经遇到过一个案例，封装良率连续三个月在97%徘徊，最后发现是引线框架的来料批次有问题。换了供应商之后，良率直接回到99.5%。

2.4 最终测试良率（Final Test Yield / FT Yield）

封装完了，还得测。最终测试良率，就是封装好的芯片，在测试机上跑完所有测试项之后，合格的比例。

这里的测试项包括：

1. 开短路测试：检查引脚有没有虚焊、连焊
2. 功耗测试：看静态电流和动态电流是否超标
3. 功能测试：跑一遍真值表，看逻辑对不对
4. AC/DC参数测试：测电压、电流、时序是否满足规格书

2.5 良率损失分类

良率损失，说白了就是“为什么这颗芯片是坏的”。我们可以把原因分成三大类：

分类	来源	典型例子	占比（通常）
系统性良率损失	工艺窗口、设计规则	光刻热点、CMP碟形凹陷	30% - 50%
随机性良率损失	颗粒污染、晶体缺陷	金属残留、位错	40% - 60%
参数性良率损失	工艺波动、器件失配	阈值电压漂移、漏电流过大	10% - 20%

系统性良率损失，是设计或工艺本身的问题。比如某个光刻层，在特定图形密度下就是容易断线。这种问题，只要改设计或调工艺就能解决。

随机性良率损失，是运气问题。比如空气中飘来一颗0.1微米的颗粒，正好落在芯片的关键区域。这种问题，只能靠提升洁净室等级、加强过程管控来降低概率。

参数性良率损失，是“性能不达标”。芯片能工作，但速度不够快，或者功耗太高。这种问题在先进工艺节点上越来越突出。我记得在28nm节点时，参数性良率损失还不到5%。到了7nm，这个比例能到15%以上。

好了，这一章的内容就到这里。良率基础概念是后面所有章节的基石。你把这些概念吃透了，后面讲良率模型、缺陷分析、良率提升方法的时候，你才能跟得上。

下一章，我们来聊聊良率模型。我会介绍几种常用的模型，以及它们各自的适用场景。到时候见。