第四节：PCB布局基本原则——分区布局、关键信号走线、地平面完整性

各位工程师朋友，咱们接着聊。上一节讲了EtherCAT从站芯片的选型和外围电路设计，今天这节，我把它落地到PCB上。说白了，再好的原理图，布局布线一塌糊涂，EMC照样过不了。我在现场见过太多这样的案例——原理图看着没问题，一上电，通讯就断断续续，最后查出来，就是PCB布局埋的雷。

4.1 分区布局：数字、模拟、电源，各回各家

分区布局，这是PCB设计的“第一性原理”。你想想看，数字信号跳变快，噪声大；模拟信号娇贵，怕干扰；电源嘛，又热又吵。把它们混在一起，不出问题才怪。

我的习惯是：拿到原理图，先不急着画线。先把板子按功能切成几块——EtherCAT从站芯片、PHY、变压器放一块（数字区）；如果有ADC/DAC，单独划一块（模拟区）；电源入口、DC-DC、LDO放一块（电源区）。块与块之间，留出足够的隔离间距，至少2mm以上。

嗯，这里要注意：分区不是简单地把器件摆开就完事了。关键是信号流向。EtherCAT的数据流是从RJ45进来，经过变压器、PHY，再到从站芯片，最后到MCU。这个路径要尽量短，尽量直，不要绕来绕去。我见过有人把PHY放在板子左下角，从站芯片放在右上角，中间穿过了整个电源区——结果通讯死活不稳定。

4.2 关键信号走线规则：EtherCAT的命脉

EtherCAT的差分信号对（RX+/-、TX+/-），是整块板子的命脉。走线好不好，直接决定通讯质量。

第一条规则：差分对要等长、等距、同层。

为什么？差分信号靠的是两根线之间的电压差来传输数据。如果一根长一根短，信号到达的时间就不一样，这叫“时序偏移”。我建议，差分对内的两根线，长度差控制在5mil以内。走线间距，保持在8-10mil，不要忽宽忽窄。

第二条规则：远离干扰源。

差分信号线，要远离时钟线、DC-DC开关节点、大电流走线。至少保持3倍线宽的距离。我有个血的教训——曾经有一款产品，EtherCAT通讯老是丢包，查了三天，最后发现是差分线旁边走了一根12V的电源线，耦合进来的噪声把信号淹没了。

第三条规则：避免90度直角走线。

直角走线会造成阻抗突变，产生反射。我习惯用45度角或者圆弧走线。圆弧走线最好，但有些PCB厂做不了，那就用45度。

第四条规则：时钟信号要短而粗。

EtherCAT从站芯片的时钟（25MHz或50MHz），走线要尽量短，线宽至少8mil。时钟线两侧要包地，地孔间距要密。我建议每5mm就打一个地孔。

4.3 地平面完整性设计：EMC的基石

地平面，说白了就是信号的“回水沟”。所有信号都要流回源头。如果地平面不完整，信号的回流路径就会绕远路，形成一个大环路，这就是天线。

第一点：完整的地平面，不要分割。

很多工程师喜欢把地平面分成数字地、模拟地、电源地，然后用0欧电阻或磁珠连起来。我个人不太推荐这种做法，尤其是在EtherCAT这种高速设计中。为什么？因为分割的地平面会破坏信号的回流路径。我建议：整板一个完整的地平面，只在必要的地方（比如ADC下方）做局部挖空。

第二点：地孔要足够多，间距要足够小。

地孔的作用，是把顶层的地平面和底层的地平面连起来，形成一个低阻抗的回路。我建议：每个关键器件（从站芯片、PHY、变压器）周围，至少打4-6个地孔。地孔间距，不超过λ/20。对于EtherCAT的100MHz信号，λ/20大约是15mm。也就是说，每15mm就要有一个地孔。

第三点：电源和地要紧密耦合。

电源层和地层之间，距离越近，耦合越好，阻抗越低。四层板的话，我建议电源层和地层之间的介质厚度控制在4mil以内。这样能有效抑制电源噪声。

层叠结构	推荐方案	说明
四层板	Top（信号）→ GND（地）→ PWR（电源）→ Bottom（信号）	信号层紧邻地平面，回流路径最短
六层板	Top（信号）→ GND（地）→ Signal2（信号）→ GND（地）→ PWR（电源）→ Bottom（信号）	每层信号都有相邻地平面，EMC最佳

第四点：变压器下方要挖空。

EtherCAT的隔离变压器，下方所有层都要挖空，不能有铜皮。为什么？因为变压器内部有高压隔离，如果下方有铜皮，会形成寄生电容，降低隔离性能。我见过有人没挖空，结果隔离耐压测试直接打穿。

4.4 实战避坑指南

最后，分享几个我踩过的坑：

• 坑一：差分线换层时，忘了加回流地孔。结果信号质量变差，眼图闭合。记住：换层必加地孔，而且地孔要靠近换层点。
• 坑二：电源去耦电容放得太远。电容离芯片引脚超过2mm，去耦效果就大打折扣。我建议：每个电源引脚旁边，放一个0.1μF的电容，距离不超过1mm。
• 坑三：忽略了晶体振荡器的布局。晶振要尽量靠近从站芯片的时钟引脚，走线要短，两侧包地。晶振下方不要走其他信号线。