时序分析基础：建立时间与保持时间、时钟偏斜与抖动、时序路径的分类
各位同学，咱们今天聊聊时序分析的基础。说实话，这玩意儿是FPGA设计的命根子。我见过太多工程师，RTL写得飞起，综合一跑全是时序违例，最后熬夜调约束，那叫一个痛苦。
所以这一章，咱们把地基打牢。你想想看，如果连建立时间和保持时间都搞不清楚，后面谈什么高速接口？
建立时间与保持时间：寄存器的脾气
每个寄存器都有自己的“脾气”。它要求数据在时钟沿到来之前，必须稳定一段时间，这叫建立时间（Tsu）。时钟沿来了之后，数据还得再稳定一会儿，这叫保持时间（Th）。
说白了，寄存器就是个“讲究人”。你数据变来变去，它不管。但到了时钟沿那个瞬间，它要求数据必须“纹丝不动”。
核心公式（建立时间检查）：
Tclk + Tskew - Tco - Tdata ≥ Tsu
这个公式我建议你刻在脑子里。每次跑时序报告，心里默念一遍。
我在项目中遇到过一件事。有个同事设计了一个DDR接口，怎么调都跑不到目标频率。我一看，他把建立时间裕量算错了，少算了一个时钟偏斜。后来改了约束，频率直接上了200MHz。你看，基础不牢，地动山摇。
避坑指南：我曾经吃过一次亏。在设计一个高速ADC接口时，我忽略了保持时间检查。结果板子回来后，数据偶尔会采错。查了三天，才发现是保持时间违例。记住：建立时间决定你能跑多快，保持时间决定你能不能跑对。
时钟偏斜与抖动：时钟不是完美的
很多新手以为时钟是完美的方波。其实不是。时钟从PLL出来，经过全局时钟网络，到达每个寄存器的时间是不一样的。这个时间差，就叫时钟偏斜（Skew）。
时钟偏斜分两种：
- 正偏斜：目标寄存器的时钟比源寄存器晚到。这其实对建立时间有利，但对保持时间不利。
- 负偏斜：目标寄存器的时钟比源寄存器早到。这正好相反。
你可能会问：“那能不能让偏斜为零？”理论上可以，但实际做不到。我个人的习惯是，在约束里把时钟偏斜的余量留足，一般留个100ps左右。
再说说抖动（Jitter）。抖动是时钟周期的随机变化。它不像偏斜那样是固定的，而是随机的。抖动会让你的时序裕量变小。
| 类型 | 来源 | 影响 |
|---|---|---|
| 周期抖动 | PLL噪声、电源噪声 | 影响建立时间 |
| 长期抖动 | 温度变化、老化 | 影响系统稳定性 |
| 随机抖动 | 热噪声、散粒噪声 | 难以预测，需留裕量 |
实战技巧：在做高速接口时，我一般会在时序约束里额外加10%的抖动裕量。比如目标频率是200MHz，我按220MHz来约束。这样即使有抖动，也能保证时序收敛。
时序路径的分类：三种路径，三种玩法
时序路径说白了就是数据从哪来到哪去。FPGA里主要有三类：
1. 寄存器到寄存器路径
这是最常见的路径。数据从一个寄存器出发，经过组合逻辑，到达另一个寄存器。这类路径的时序分析，主要看组合逻辑的延迟。
我记得有一次优化一个图像处理模块，组合逻辑太深了，时序跑不过。后来我插了两级流水线，问题就解决了。说白了，寄存器到寄存器路径的优化，就是“拆长链，插流水”。
2. 输入路径
数据从芯片外部进来，到达第一个寄存器。这类路径的难点在于，你不知道外部数据的相位关系。我个人的做法是，在约束里把输入延迟设得保守一点。
# 输入延迟约束示例
set_input_delay -clock clk -max 2.5 [get_ports data_in]
set_input_delay -clock clk -min 0.5 [get_ports data_in]你想想看，外部器件的数据输出延迟是多少？PCB走线延迟是多少？这些都要算进去。我曾经因为少算了PCB走线延迟，导致整个板子要重新打样，那叫一个心疼。
3. 输出路径
数据从最后一个寄存器出发，到达芯片外部。这类路径要保证外部器件能正确采到数据。
输出路径的关键：
输出延迟 = 外部器件的建立时间 + PCB走线延迟
这个公式我建议你写在工位旁边的白板上。
嗯，这里要注意一点。输出路径的约束，往往需要和外部器件的datasheet对照着看。我习惯把datasheet里的时序图截图下来，然后对照着写约束，这样不容易出错。
小结
这一章的内容，说白了就是三个字：懂规矩。你要懂寄存器的规矩（建立/保持时间），懂时钟的规矩（偏斜/抖动），懂路径的规矩（三类路径）。
下一章，咱们聊聊如何写时序约束。到时候我会分享一些我在实际项目中踩过的坑，保证让你少走弯路。