3、原理图审查要点：电源完整性、时钟拓扑、端接匹配、信号回流路径
原理图审查，说白了就是给板子做「体检」。我见过太多人，PCB 画得飞起，结果原理图阶段埋了一堆雷。等到板子调不通，回头一看——哦，原来是电源纹波太大，或者时钟拓扑选错了。
今天咱们就聊聊，审查原理图时，我最关注的四个核心点。嗯，都是血泪教训换来的。
3.1 电源完整性：别让供电成为瓶颈
电源完整性，简称 PI。很多人觉得，不就是给芯片供电嘛，电压对就行。其实没那么简单。
第一，看电源拓扑。 你的 FPGA 内核电压、IO 电压、PLL 电压，分别从哪来？我建议用独立的 LDO 或 DC-DC 给每个电源轨供电。千万别图省事，把内核和 IO 共用一个电源。我在项目中遇到过，IO 翻转时拉低了内核电压，导致逻辑跑飞。
第二，看去耦电容。 原理图上电容放了多少？位置对不对？
- 每个电源引脚附近，必须有一个 0.1μF 或 0.01μF 的小电容
- 板级层面，要有 10μF、100μF 的钽电容或陶瓷电容
- 大电容和小电容要搭配使用，覆盖不同频段的噪声
重要： 去耦电容的 ESL（等效串联电感）比容值更重要。0402 封装的电容，ESL 比 0603 小很多。高频场景下，我优先选 0402。
第三，看电源纹波指标。 查一下 FPGA 手册，内核电压的纹波要求通常是 ±3% 以内。PLL 电源更苛刻，有时要求 ±1%。如果 DC-DC 的纹波超标，就得加 LC 滤波。
小技巧： 审查原理图时，我会在电源输出端预留一个测试点。这样板子回来后，用示波器一量就知道纹波合不合格。别问我为什么——我曾经因为没留测试点，飞线飞到手抖。
3.2 时钟拓扑：高速系统的命脉
时钟是 FPGA 的心跳。时钟出问题，整个系统都别想跑。
第一，看时钟源。 是用晶振，还是用时钟芯片？晶振的精度、抖动、相位噪声，都要满足 FPGA 的要求。比如，10Gbps 以上的 SerDes，对时钟抖动要求极高，普通晶振根本不行。
第二，看时钟分配。 一个时钟要送给多个芯片？那就得用时钟缓冲器或扇出芯片。我建议用 1:4 或 1:8 的差分时钟扇出器，比如 Si533xx 系列。千万别直接走菊花链——时钟信号会失真。
第三，看时钟拓扑结构。 常见的拓扑有：
| 拓扑类型 | 适用场景 | 注意事项 |
|---|---|---|
| 点对点 | 单芯片时钟输入 | 最简单，阻抗匹配好做 |
| 星型 | 多芯片同频时钟 | 走线等长，避免 skew |
| H 型 | 大规模 FPGA 阵列 | 对称性好，但布线复杂 |
我个人习惯，高速时钟（>100MHz）一律用差分信号。LVDS、LVPECL、CML，选哪种？看 FPGA 的 bank 支持什么电平标准。
警告： 时钟信号不要跨分割平面走线！回流路径一旦被切断，EMI 和抖动都会飙升。我曾经吃过这个亏，板子调了三天，最后发现是时钟线跨了一个电源分割槽。
3.3 端接匹配：消除反射的必修课
信号在传输线上跑，遇到阻抗不连续就会反射。反射严重了，信号质量一塌糊涂。端接匹配，就是解决这个问题的。
第一，看单端信号的端接。 比如 DDR 的地址/控制信号，通常用串联端接。在源端串一个 22Ω 或 33Ω 的电阻，匹配输出阻抗。电阻值怎么选？我一般先按 22Ω 来，板子回来后用 TDR 测一下，再微调。
第二，看差分信号的端接。 差分对需要在接收端加一个 100Ω 的跨接电阻。这个电阻要尽量靠近接收引脚。有些 FPGA 内部已经集成了端接电阻，原理图上就不用再加了。但要注意——内部端接的精度通常只有 ±20%，对高速信号来说，可能不够。
第三，看端接电阻的封装和功率。 高速信号线上，我建议用 0402 或 0201 封装。封装太大，寄生电容会拖慢信号边沿。功率方面，一般 1/16W 就够了，除非是驱动长线或大电流。
核心原则： 端接电阻的位置比阻值更重要。串联端接要靠近源端，并联端接要靠近负载端。这个顺序搞反了，效果会大打折扣。
3.4 信号回流路径：看不见的隐形杀手
信号回流路径，很多人容易忽略。你想想看，信号从驱动端发出，经过走线，到达接收端。然后电流怎么回来？它必须通过地平面或电源平面，回到驱动端。
第一，看地平面的连续性。 高速信号下方，必须是完整的地平面。如果信号线跨过了分割槽，回流路径就被迫绕路，形成一个大环路。环路面积越大，EMI 越严重，信号质量也越差。
第二，看过孔的影响。 信号换层时，回流路径也要跟着换层。如果换层附近没有地过孔，回流电流就得找别的路。我建议：每个信号过孔旁边，紧挨着放一个地过孔。这样回流路径最短。
第三，看电源平面的作用。 有些信号的回流路径，走的是电源平面。比如 DDR 的 VTT 电源，它既是供电，也是回流参考。审查原理图时，要确认电源平面和地平面之间的去耦电容足够多，为回流提供低阻抗路径。
避坑指南： 我曾经设计一块 8 层板，第 3 层是地平面，第 5 层是电源平面。结果有一组高速信号从第 1 层换到第 6 层，中间跨了 4 层。回流路径断了，信号眼图惨不忍睹。后来我在换层处加了 4 个地过孔，问题才解决。
3.5 审查清单：照着查就对了
说了这么多，我整理了一份审查清单。你审查原理图时，逐条核对就行。
- 电源完整性
- 每个电源轨是否有独立供电？
- 去耦电容数量、位置、封装是否合理？
- 电源纹波指标是否满足 FPGA 要求？
- 是否预留了测试点？
- 时钟拓扑
- 时钟源抖动、相位噪声是否达标？
- 时钟分配是否用了扇出芯片？
- 差分时钟是否加了端接？
- 时钟走线是否避开了噪声源？
- 端接匹配
- 单端信号是否加了串联端接？
- 差分信号是否加了跨接电阻？
- 端接电阻封装是否合适？
- 端接位置是否正确（源端 vs 负载端）？
- 信号回流路径
- 高速信号下方是否有完整地平面？
- 信号换层处是否有地过孔？
- 电源平面与地平面之间去耦电容是否足够？
- 是否有跨分割走线的情况？
嗯，审查原理图这件事，说白了就是「慢工出细活」。你花 1 小时审查，可能省下 10 小时的调试时间。我这些年最大的体会就是——原理图上的每一个疏忽，都会在调试阶段加倍还给你。
所以，别偷懒。拿起原理图，对照清单，一条一条查。等你查完，心里就有底了。
公众号:蓝海资料掘金营，微信deep3321