2、信号完整性基础：传输线理论、反射与振铃、串扰与耦合、阻抗匹配概念
各位工程师朋友，大家好。今天我们聊聊信号完整性的几个核心基础概念。说实话，很多刚入行的硬件工程师，一上来就盯着眼图、抖动这些指标，结果出了问题根本不知道从哪下手。我个人习惯是，先把这些基础概念吃透，后面调试起来才能游刃有余。
2.1 传输线理论：信号不是瞬间到达的
先问大家一个问题：当你给一根导线一端加电压，另一端是立刻就有信号吗？
答案是否定的。信号在导线中传播需要时间。这个速度大约是光速的60%左右，也就是每纳秒走15到20厘米。你想想看，对于Type-C这种高速接口，信号上升沿可能只有100皮秒，那在这段时间里，信号在PCB上也就走了不到2厘米。
所以，当你的走线长度超过信号上升沿对应长度的1/6时，就不能再把它当成一根普通导线了。这时候，它就是一根传输线。
传输线有两个关键参数：特性阻抗和时延。特性阻抗不是用万用表量出来的直流电阻，而是信号在传输过程中感受到的瞬时阻抗。对于Type-C的差分对，我们通常要求特性阻抗是90欧姆（差分）或45欧姆（单端）。
核心要点：传输线的本质是「信号需要时间传播」。这个时间决定了我们后续所有反射、振铃问题的根源。
2.2 反射与振铃：阻抗不匹配的后果
信号在传输线上跑，就像水在管道里流。如果管道突然变粗或变细，就会产生水锤效应。信号也一样，当它遇到阻抗突变点（比如过孔、连接器、焊盘、分支线），一部分能量会反射回来。
反射系数公式很简单：ρ = (Z_load - Z0) / (Z_load + Z0)。Z0是传输线特性阻抗，Z_load是负载阻抗。
我举个例子：如果Z0=50欧姆，负载开路（Z_load=无穷大），那ρ≈1，信号全反射。如果负载短路（Z_load=0），ρ=-1，信号反相反射。只有负载等于Z0时，ρ=0，没有反射。
反射带来的直接后果就是振铃。我在项目中遇到过好几次，Type-C的CC线因为走线过长且没有匹配，导致信号过冲严重，直接烧坏了芯片的IO口。嗯，这里要注意，振铃不仅会造成信号质量下降，还会产生电磁干扰问题。
我的经验：调试振铃问题时，先用TDR（时域反射计）看看阻抗曲线。哪里阻抗突变，哪里就是反射源。我曾经用这个方法，五分钟就定位了一个困扰团队两天的过孔阻抗不连续问题。
2.3 串扰与耦合：邻居之间的干扰
串扰，说白了就是一根线上的信号串到了旁边的线上。Type-C接口里走线密度很高，差分对之间、差分对与单端信号之间，距离都很近，串扰问题特别突出。
串扰分为两种：
- 容性耦合：通过寄生电容耦合，主要影响信号的上升/下降沿
- 感性耦合：通过互感耦合，主要影响信号的电平
你想想看，当一根线上的信号快速跳变时，它就像一个微型发射机，通过电场和磁场影响旁边的走线。这就是为什么我们要求差分对内部走线要紧密耦合（间距小），而对外的走线要拉开距离（间距大）。
我记得有一次调试一个USB 3.0的Type-C设计，发现接收端眼图总是闭合。查了半天，原来是SSRX差分对旁边走了一根高频时钟线，串扰直接把信号质量毁了。后来把时钟线挪到另一层，问题就解决了。
避坑指南：我曾经犯过一个错误，以为差分对之间只要满足3W原则（间距是线宽的3倍）就万事大吉。结果在10Gbps以上的速率下，3W根本不够，至少要做到5W甚至10W。别问我怎么知道的...都是泪。
2.4 阻抗匹配概念：让信号安安静静地走
阻抗匹配，就是让整个信号路径上的阻抗保持一致。从驱动端到接收端，包括芯片焊盘、PCB走线、过孔、连接器、线缆，每一个环节的阻抗都要尽量匹配。
匹配的方式主要有几种：
| 匹配方式 | 适用场景 | 优缺点 |
|---|---|---|
| 源端串联匹配 | 单端信号，驱动端输出阻抗较低 | 简单、省电，但会降低信号幅度 |
| 末端并联匹配 | 高速信号，接收端需要吸收反射 | 效果好，但功耗大 |
| AC匹配 | 需要隔直流的场合 | 兼顾匹配和直流隔离 |
| 差分匹配 | Type-C差分对 | 直接在接收端加100欧姆差分电阻 |
对于Type-C接口，我个人习惯的做法是：
- 先确认PCB叠层结构，计算好走线的特性阻抗
- 在接收端差分对上加100欧姆匹配电阻（通常集成在芯片内部）
- 如果芯片没有内部匹配，就在PCB上靠近接收端焊盘放置匹配电阻
- 过孔处做阻抗优化，比如增加回流地过孔
记住一句话：阻抗匹配不是可选项，而是高速设计的必需品。不匹配的信号，就像没系安全带的乘客，一遇到急刹车（阻抗突变）就会到处乱撞（反射和振铃）。
好了，这一章的内容就到这里。传输线理论、反射振铃、串扰耦合、阻抗匹配，这四个概念是信号完整性的基石。后面我们讲Type-C具体调试方法时，会反复用到这些知识。下一章我们聊聊Type-C的物理层电气特性，包括电压电平、摆率控制和去加重技术，敬请期待。