第1章海思芯片内存架构概述

一、海思芯片内存架构概述：DDR控制器、内部SRAM、Cache层级与一致性

各位好，我是老张。今天咱们聊聊海思芯片的内存架构。说实话，这块内容我做了快十年，踩过的坑能写本书。但别担心，我会把最核心的东西拎出来讲清楚。

内存架构，说白了就是数据在芯片里怎么存、怎么搬、怎么快。你想想看，CPU再快，如果内存跟不上，那就是白搭。我见过不少项目，算法写得漂亮，结果跑起来卡成PPT，一查，全是内存访问的问题。

DDR控制器，我习惯叫它“内存的交通指挥官”。它负责CPU和DDR内存之间的数据调度。海思芯片里，DDR控制器通常集成在SoC内部，直接和DDR颗粒打交道。

这里有个关键点：DDR控制器的效率，直接决定了系统的带宽和延迟。我在项目中遇到过，同样的DDR颗粒，不同配置下性能能差30%。

核心参数：

嗯，这里要注意：DDR控制器不是简单的读写。它内部有调度算法，比如先处理紧急请求，或者合并相邻地址的访问。我建议你在调优时，重点关注页面策略——是开页还是关页，对随机访问影响很大。

内部SRAM，就是芯片内部集成的静态随机存取存储器。它比DDR快得多，但容量小、成本高。海思芯片里，SRAM通常分布在各个模块附近，比如视频编解码、AI加速器都有自己的SRAM。

我个人习惯把SRAM分成两类：

我曾经在一个项目中，把关键数据从DDR搬到SRAM，延迟从100ns降到了5ns。你想想看，20倍的提升！但代价是SRAM只有几百KB，得精打细算。

我的经验：SRAM最适合放热点数据——就是频繁访问、但总量不大的那部分。比如AI模型的权重、视频解码的参考帧。别把整个程序塞进去，那不现实。

Cache，就是CPU和内存之间的缓冲层。海思芯片通常有三级Cache：

为什么会这样设计？说白了，就是用空间换时间。L1最快但最小，L3最大但稍慢。CPU访问数据时，先查L1，没命中查L2，再没命中查L3，最后才去DDR。这个过程叫Cache命中。

我记得有一次调优，发现程序性能差，一查Cache命中率只有60%。后来改了数据布局，把连续访问的数据放在一起，命中率提到了95%以上。嗯，这就是局部性原理的威力。

避坑指南：我曾经遇到过Cache thrashing（缓存抖动）——两个数据频繁竞争同一个Cache行，导致命中率暴跌。解决办法是数据对齐，或者用__attribute__((aligned(64)))强制对齐到Cache行大小。

多核CPU下，每个核都有自己的L1/L2 Cache。如果核A改了某个变量，核B读到的还是旧值，那就出大问题了。Cache一致性就是解决这个问题的。

海思芯片通常使用MESI协议（或它的变种）来维护一致性。MESI代表四种状态：

说白了，就是每个Cache行都带个状态标签。当核A写数据时，会通知其他核：你们的数据失效了，下次读得找我拿。这个过程叫嗅探或总线监听。

我建议你在写多核程序时，注意伪共享（False Sharing）问题。比如两个线程各自修改不同的变量，但这两个变量恰好在同一个Cache行里，就会频繁触发一致性协议，性能暴跌。

解决方案：

// 用对齐和填充避免伪共享
struct __attribute__((aligned(64))) {
    int thread1_data;
    char padding[60];  // 填充到64字节
    int thread2_data;
} shared_data;

嗯，这里要强调：Cache一致性不是免费的。每次同步都有开销，所以尽量减少跨核共享数据。我见过一个项目，把共享数据改成每个核一份副本，性能直接翻倍。

好了，咱们捋一捋。海思芯片的内存架构，核心就是DDR + SRAM + Cache三层。调优时，我一般按这个顺序来：

我曾经在一个视频处理项目中，通过把参考帧从DDR搬到SRAM，再把运动估计的数据对齐到Cache行，最终性能提升了40%。说白了，内存调优就是让数据离CPU更近、访问更连续。

下一章，咱们会深入DDR控制器的具体配置和调优技巧。到时候我会拿海思Hi3559A的实例来讲，保证干货满满。