3、硬件架构设计：交换机系统框图，电源树设计（3.3V/1.8V/1.2V），时钟树设计（25MHz参考时钟），复位时序设计
好，咱们进入第三章。这一章讲的是硬件架构设计，说白了就是画大图、定电源、分时钟、排复位。很多新手工程师一上来就盯着原理图里的电阻电容，结果板子画出来发现电源纹波大、时钟抖动高、复位时序乱——嗯，这些都是我在项目里踩过的坑。
我个人习惯，做任何交换机硬件设计之前，先画一张系统框图。这张图不一定要多精美，但必须把关键模块、接口、电源域、时钟路径都标清楚。你想想看，如果连框图都画不明白，后面的设计大概率要返工。
3.1 交换机系统框图
一个典型的车载以太网交换机系统，核心模块包括：
- 主控芯片（SoC/MCU）：负责协议栈、管理、配置。通常跑Linux或RTOS。
- 以太网交换芯片（Switch IC）：核心数据转发单元，支持100BASE-T1、1000BASE-T1等车载PHY接口。
- PHY芯片：物理层收发器，负责将数字信号转换成差分信号。车载常用Marvell、Broadcom、NXP的片子。
- 电源管理单元（PMIC / LDO / DC-DC）：给各个芯片提供稳定的电压。
- 时钟发生器 / 晶振：提供25MHz参考时钟，部分芯片还需要125MHz或156.25MHz。
- 存储（DDR / Flash / EEPROM）：跑代码、存配置。
- 接口（CAN / LIN / GPIO / MDI）：用于调试、诊断、控制。
我建议你画框图时，把电源域用不同颜色标出来。比如3.3V用红色，1.8V用蓝色，1.2V用绿色。这样一眼就能看出哪个模块用了哪路电，排查问题时会快很多。
重要提醒：车载环境对EMC要求极高。框图阶段就要考虑隔离、滤波、去耦。别等到Layout了才想起来加磁珠，那时候位置都挤不下了。
3.2 电源树设计（3.3V / 1.8V / 1.2V）
电源树设计，是硬件工程师的基本功，也是最容易出问题的地方。我记得有一次，一个项目在低温测试时频繁重启，查了两天才发现是1.2V电源的负载瞬态响应不够，导致交换芯片内部逻辑出错。
车载以太网交换机常见的电源需求如下：
| 电压 | 典型用途 | 电流需求 | 纹波要求 |
|---|---|---|---|
| 3.3V | PHY I/O、GPIO、Flash、部分SoC I/O | 0.5A ~ 2A | < 50mVpp |
| 1.8V | DDR I/O、PLL模拟供电、SerDes核心 | 0.3A ~ 1A | < 30mVpp |
| 1.2V | 交换芯片核心、SoC核心、DDR核心 | 1A ~ 5A | < 20mVpp |
设计电源树时，我一般遵循几个原则：
- 先DC-DC，后LDO：DC-DC效率高，适合大电流；LDO纹波小，适合模拟敏感电路。比如1.2V核心供电用DC-DC，1.8V PLL供电用LDO。
- 分区供电：数字电路和模拟电路尽量分开供电，避免数字噪声串扰到模拟域。
- 上电顺序：很多交换芯片要求1.2V先上电，然后1.8V，最后3.3V。或者反过来。一定要看datasheet里的power-up sequence。
- 去耦电容：每个电源引脚附近放0.1μF + 1μF + 10μF的组合。大电容放板边，小电容靠近芯片。
我的小技巧：电源树设计完成后，用Excel或PowerTree工具算一下每路电源的功耗和压降。别等到板子回来了，发现某一路电压被拉低到2.8V，那就尴尬了。
3.3 时钟树设计（25MHz参考时钟）
时钟是交换机的“心跳”。25MHz参考时钟是最常见的，几乎所有车载以太网PHY和交换芯片都需要它。有些芯片内部有PLL，可以倍频到125MHz或156.25MHz，但外部必须提供一个干净、稳定的25MHz源。
时钟源的选择，我通常有两种方案：
- 无源晶振 + 内部振荡器：成本低，但需要芯片内部有振荡电路。适合对时钟精度要求不高的场景。
- 有源晶振（XO/TCXO）：输出方波或正弦波，信号质量好，抗干扰能力强。车载环境我强烈推荐用有源晶振，尤其是TCXO（温补晶振），温度稳定性好。
时钟树设计要注意以下几点：
- 时钟走线要短：25MHz虽然频率不高，但谐波分量可能很高。走线长了容易辐射干扰。
- 远离电源和高速信号：时钟线旁边不要走DC-DC的电感或DDR的数据线，否则时钟抖动会变大。
- 串联电阻匹配：在时钟输出端串一个22Ω或33Ω电阻，可以抑制过冲和反射。
- 时钟扇出：如果一颗晶振要供给多个芯片，需要用时钟缓冲器（如Si53302）来分配，不要直接并联。
避坑指南：我曾经在一个项目里，为了省成本，用一颗无源晶振同时给交换芯片和SoC提供时钟。结果两个芯片的PLL互相干扰，导致以太网链路频繁断开。后来换成有源晶振+时钟缓冲器，问题解决。所以，时钟分配千万别省。
3.4 复位时序设计
复位时序，很多人觉得简单，不就是拉低再拉高吗？其实没那么简单。交换芯片、PHY、SoC、DDR，每个器件对复位时序都有严格要求。
典型的复位时序要求：
- 上电复位（POR）：电源稳定后，复位信号至少保持低电平1ms~10ms（具体看datasheet）。
- 时钟稳定后复位：有些芯片要求时钟稳定输出后，才能释放复位。否则内部PLL可能锁不住。
- 多芯片复位顺序：比如SoC先复位，然后交换芯片，最后PHY。或者反过来。这取决于系统架构。
我常用的复位方案有两种：
- 专用复位芯片（如MAX809、TPS3808）：提供精确的复位阈值和延时。适合对时序要求严格的场景。
- RC延时 + 施密特触发器：成本低，但精度差，受温度和电容容差影响大。只适合对复位时序不敏感的设计。
我个人强烈建议用专用复位芯片。车载环境温度范围宽（-40°C ~ +125°C），RC延时的误差可能达到50%以上。万一复位时间不够，芯片上电后直接跑飞，你连调试的机会都没有。
关键点：复位信号要加下拉电阻（10kΩ左右），防止在MCU未初始化时复位引脚悬空。同时，复位走线要远离时钟和电源，避免被噪声误触发。
嗯，这一章的内容就这些。系统框图、电源树、时钟树、复位时序，这四个东西是硬件架构设计的基石。你把这四个部分搞清楚了，后面的原理图设计和Layout就会顺畅很多。下一章我们开始讲具体的原理图设计，到时候会拿一个实际的车载交换机案例来拆解。