3. 电源系统可靠性设计：电源拓扑选择、LDO与DC-DC对比、电源纹波抑制、上电时序设计
电源，说白了就是显微镜的「心脏」。心脏跳得不好，整个系统就别想安稳。我做嵌入式这么多年，见过太多板子功能逻辑完全正确，结果一上电就死机、ADC采集跳得跟心电图似的，最后查来查去——全是电源惹的祸。
显微镜系统尤其敏感。你想想看，一个高倍物镜在自动对焦，步进电机刚转起来，电源纹波突然窜了一下，CMOS传感器那帧图像直接就花了。这种问题，软件怎么调都救不回来。所以，电源系统的可靠性设计，必须从一开始就刻在骨子里。
3.1 电源拓扑选择：别一上来就抄参考设计
很多工程师拿到原理图，习惯性去翻芯片的Evaluation Board。我个人习惯是，先问自己三个问题：
- 输入电压范围是多少？ 显微镜通常用12V或24V工业电源，也有用锂电池供电的便携方案。
- 负载电流有多大？ 主控、FPGA、电机驱动、LED光源，每一路电流需求完全不同。
- 噪声敏感度有多高？ 模拟前端、传感器、音频电路，对电源纯净度要求极高。
常见的拓扑就三种：线性稳压（LDO）、开关稳压（DC-DC Buck/Boost）、以及电荷泵。显微镜系统里，电荷泵用得少，主要就是LDO和DC-DC的博弈。
我的经验法则：
- 压差大、电流大 → 必须用DC-DC，否则LDO发热能煎鸡蛋。
- 压差小、电流小、噪声敏感 → 优先用LDO。
- 中间地带 → DC-DC后级再加一级LDO，这是最稳妥的「组合拳」。
我记得有一次做一款高精度显微镜，主控板需要3.3V给FPGA供电，电流大约1.2A。输入是12V。有同事图省事直接用了LDO，结果散热片烫得手都不敢碰，系统跑半小时就热保护了。后来换成DC-DC，效率从30%直接拉到90%以上，问题瞬间解决。
3.2 LDO与DC-DC对比：各有各的脾气
很多新手觉得LDO就是「垃圾」，DC-DC才是「王道」。其实不是这样。它们各有各的适用场景，选错了才要命。
| 对比项 | LDO（线性稳压器） | DC-DC（开关稳压器） |
|---|---|---|
| 效率 | 低（压差×电流，全变热量） | 高（80%~95%，甚至更高） |
| 输出纹波 | 极低（μV级，几乎无噪声） | 较高（mV级，开关频率谐波） |
| 瞬态响应 | 快（带宽高，负载突变响应好） | 一般（受环路补偿限制） |
| 外围电路 | 简单（几个电容搞定） | 复杂（电感、二极管、反馈电阻、补偿网络） |
| PCB面积 | 小 | 大（电感占地方） |
| 成本 | 低 | 中等偏高 |
| 适用场景 | 模拟电路、传感器、时钟、PLL | 数字核心、电机、LED背光、大电流总线 |
避坑指南： 我曾经在一个项目中，用DC-DC直接给CMOS图像传感器的模拟供电（AVDD）供电。结果图像上全是横条纹，怎么调ISP参数都去不掉。后来换成LDO，纹波从30mV降到0.5mV，图像瞬间干净了。所以，凡是涉及模拟信号的地方，老老实实用LDO。
3.3 电源纹波抑制：细节决定成败
纹波这东西，看不见摸不着，但示波器一挂上去，原形毕露。显微镜系统里，纹波主要来自两个地方：
- DC-DC自身的开关纹波：频率等于开关频率，幅度跟电感、电容、负载有关。
- 负载突变引起的瞬态跌落/过冲：比如电机启动、WiFi发射、FPGA逻辑翻转。
怎么抑制？我总结了一套「三板斧」：
第一板斧：输出滤波电容要选对
别只看容量，ESR（等效串联电阻）和ESL（等效串联电感）才是关键。高频纹波，大电解电容根本滤不掉，因为ESL太大。我习惯在DC-DC输出端并联三种电容：
- 大电解（100~470μF）：滤低频，稳住电压。
- 陶瓷电容（10~22μF）：滤中频，降低ESR。
- 小陶瓷电容（0.1~1μF）：滤高频，放在负载引脚旁边。
嗯，这里要注意：陶瓷电容有DC偏压特性，电压越高容量掉得越厉害。选型时一定要看曲线，别被标称值骗了。
第二板斧：LC后级滤波
如果对纹波要求极高（比如给PLL或ADC供电），DC-DC后面加一级LC滤波。L选1~10μH，C选10~22μF陶瓷。LC的谐振频率要避开DC-DC的开关频率，否则反而放大纹波。
// 举个例子，DC-DC开关频率2.2MHz
// LC滤波器的截止频率设计在 20kHz ~ 200kHz
// L = 4.7μH, C = 22μF
// 截止频率 f_c = 1 / (2π * sqrt(4.7e-6 * 22e-6)) ≈ 15.6kHz
// 对2.2MHz的衰减量 ≈ -40dB/decade，足够了第三板斧：布局布线
这个我吃过亏。有一次DC-DC纹波始终压不下去，换电容、换电感都没用。最后发现是反馈走线绕过了电感下方，被磁场耦合了噪声。改了一根走线，纹波直接降了60%。
警告： DC-DC的SW节点（开关节点）是最大的噪声源。这个节点的铜皮面积要尽量小，远离敏感信号。反馈电阻要靠近FB引脚，走线要短，且远离电感和SW节点。
3.4 上电时序设计：顺序错了，芯片会「锁死」
显微镜系统里，芯片越来越多，动不动就是FPGA、DDR、传感器、SerDes、PHY。这些芯片对上电时序有严格要求。为什么？
因为芯片内部有多个电源域：核心电压（Vcore）、IO电压（Vccio）、模拟电压（Vdda）。如果Vcore还没起来，Vccio先来了，IO引脚上的电压会通过ESD二极管反向注入到核心，轻则逻辑混乱，重则烧毁芯片。
我见过最典型的案例：某款FPGA要求Vcore先上电，Vccio后上电，时间差不能超过100ms。结果板子设计时没注意，Vccio先到了，FPGA内部LDO反向击穿，整批板子报废。嗯，那次教训太深刻了。
上电时序的三种实现方式
| 方式 | 原理 | 优点 | 缺点 |
|---|---|---|---|
| RC延时 | 电容充电到阈值电压后使能下一路 | 成本低、简单 | 精度差、受温度影响大 |
| 专用电源时序芯片 | 如TPS3808、ADM811等 | 精度高、可编程、带复位输出 | 成本略高、占用PCB面积 |
| FPGA/CPLD控制 | GPIO控制DC-DC的EN引脚 | 灵活、可软件调整 | 依赖FPGA本身先上电（鸡生蛋问题） |
我的推荐： 对于显微镜这种高可靠性系统，我建议用专用电源时序芯片。RC延时太不可靠，FPGA控制又有先有后的问题。用一颗TPS3808或者类似芯片，设置好阈值和延时，一劳永逸。
一个典型的上电时序示例
// 假设系统电源轨：
// 1. 12V输入
// 2. 5V (DC-DC) -> 给电机驱动、LED
// 3. 3.3V (DC-DC) -> 给FPGA IO、DDR、PHY
// 4. 1.8V (LDO) -> 给FPGA Vcore
// 5. 1.2V (LDO) -> 给FPGA Vcore_aux
// 上电顺序要求：
// 12V -> 5V -> 1.8V -> 3.3V -> 1.2V
// 每个间隔 10ms ~ 50ms
// 实现方式：用TPS3808监控前一级电压
// 当5V稳定后，延时20ms，使能1.8V LDO
// 当1.8V稳定后，延时20ms，使能3.3V DC-DC
// 以此类推还有一个容易被忽略的点：下电时序。很多芯片要求下电顺序和上电顺序相反。如果下电时Vccio掉得比Vcore快，同样可能出问题。所以，设计时最好加上放电电阻，确保掉电时各电源轨按顺序放电。
总结一下电源系统可靠性的四个核心：
- 拓扑选型：大电流用DC-DC，小电流/噪声敏感用LDO，中间地带用组合方案。
- LDO vs DC-DC：效率 vs 纹波，没有绝对好坏，只有合适不合适。
- 纹波抑制：电容选型、LC滤波、布局布线，三板斧缺一不可。
- 上电时序：顺序错了会烧芯片，用专用芯片最省心。
电源设计这件事，说难不难，说简单也不简单。我做了十几年，每次画电源部分还是小心翼翼。毕竟，电源一旦出了问题，整个系统都得跟着遭殃。你想想看，显微镜下观察的是纳米级的样本，电源纹波哪怕只有几毫伏，都可能被放大成灾难。所以，多花点心思在电源上，绝对值得。