第四章：EMC设计流程总览——从需求分析到预测试的完整设计闭环

做EMC设计这么多年，我最大的感触就是：EMC不是测出来的，是设计出来的。这句话听起来像口号，但背后藏着无数工程师的血泪教训。

我见过太多团队，产品做完了才送去实验室，结果辐射超标、静电打不过，然后开始疯狂改板、加磁珠、贴铜箔……说白了，这是把EMC当成了“事后补救”。真正高效的EMC设计，应该是一个从需求分析到预测试的完整闭环。今天我就把这个流程拆开来讲。

4.1 需求分析阶段：搞清楚“敌人”是谁

任何设计的第一步，都是搞清楚你要面对什么。EMC也不例外。

我个人习惯，在项目启动的第一周，先拉一个EMC需求清单。你想想看，如果连目标都不清楚，后面怎么设计？

需求项	典型内容	我的经验
法规标准	FCC Part 15、EN 55032、GB/T 9254	先确认产品销往哪个市场，标准不同，限值差很多
工作频段	主控频率、通信频段、开关频率	高频噪声往往和时钟频率的谐波有关
接口类型	USB、HDMI、以太网、传感器	接口是EMC的“重灾区”，尤其是高速差分线
环境要求	工业级、消费级、车载	工业环境对ESD和浪涌要求更高

4.2 方案设计阶段：把EMC“种”进原理图

需求明确了，接下来就是方案设计。这一步很多人容易忽略，觉得“先画板子再说”。嗯，这里要注意——EMC的80%问题，在方案阶段就已经埋下了。

我在项目中遇到过最典型的例子：一个同事选了开关频率2.2MHz的DC-DC，结果它的二次谐波刚好落在FM收音频段，最后不得不加屏蔽罩。你说冤不冤？

方案阶段要做的几件事：

• 器件选型：优先选EMC性能好的芯片，比如带展频功能的DC-DC、低辐射的晶振
• 滤波策略：电源入口、信号接口，提前规划滤波电路拓扑
• 分层设计：决定PCB是4层还是6层，层叠结构直接影响回路面积
• 屏蔽方案：哪些模块需要屏蔽罩？结构件要不要导电？

4.3 详细设计阶段：PCB布局布线的“艺术”

到了PCB设计阶段，EMC的功夫就体现在细节里了。说白了，就是控制电流回路、减小辐射环路、做好阻抗匹配。

我常用的几条“铁律”：

1. 电源层和地层紧耦合：层间距控制在3-5mil，这样电源阻抗最低
2. 高速信号走内层：表层走低速信号，内层走时钟、DDR等高速线
3. 晶振下面不走线：晶振是强辐射源，下面铺地铜，别让其他信号“蹭”到
4. 接口滤波靠近连接器：共模电感、TVS管，离接口越近越好

举个例子，一个USB 2.0接口的滤波电路，我一般这样处理：

// USB接口EMC滤波拓扑（示意）
// D+ / D- 差分对，串联共模扼流圈
// VBUS 加磁珠 + 10uF/0.1uF去耦电容
// 外壳接地通过1MΩ电阻 + 1000pF电容并联到GND

4.4 预测试阶段：在实验室“翻车”之前先自查

板子打样回来了，别急着送实验室。先做一轮预测试，能省下大笔测试费和时间。

我自己的预测试流程：

• 近场扫描：用近场探头扫一遍板子，找出辐射热点。我习惯在晶振、DC-DC电感、DDR走线附近重点扫
• ESD打枪：用静电枪打接口、按键、缝隙，看系统会不会复位或死机
• 传导骚扰：用LISN测电源线的传导噪声，看是否超标
• 频谱分析：用频谱仪看时钟谐波，确认没有“冒尖”的频点

预测试发现的问题，大部分都能通过加磁珠、调整布局、增加去耦电容来解决。如果预测试都过不了，送正式实验室基本就是送钱。

4.5 整改与迭代：闭环的最后一环

正式测试不可能一次过，这很正常。关键是怎么改、改哪里、改完有没有引入新问题。

我一般遵循“最小改动原则”：

• 先改滤波（加磁珠、电容、共模电感）
• 再改布局（移动干扰源位置、调整走线）
• 最后改层叠（增加地层、调整阻抗）

每次整改后，都要重新做预测试，确认改动有效，并且没有让其他频段变差。这就是闭环——从需求到测试，从测试回到设计，不断迭代。

4.6 总结：EMC设计闭环的“心法”

回顾整个流程，其实就四个字：前紧后松。

前期需求分析、方案设计花的时间越多，后期测试整改就越轻松。我见过最极端的例子，一个团队在方案阶段花了3周做EMC仿真和预评估，结果正式测试一次通过，连预测试都没做。当然，那是大公司才有的资源。

对于我们大多数工程师来说，能做到需求明确、方案合理、布局规范、预测试到位，就已经能覆盖90%的EMC问题了。

最后送大家一句话：EMC不是玄学，是科学。只要流程对了，结果就不会差。