2、信号完整性基础：传输线理论、反射与振铃、串扰机理、地弹现象
各位好，欢迎来到《药盒硬件调试与信号完整性分析》的第二课。今天我们要聊的这几个概念，可以说是信号完整性（SI）的四大基石。你想想看，一个药盒设备，里面跑着高速的MCU、无线模块、传感器数据流，信号一旦出问题，轻则数据错乱，重则系统死机。我这些年调试过的板子，十有八九的疑难杂症，根源都能追溯到今天讲的这四个方面。
咱们不搞那些虚头巴脑的理论推导，直接上干货。我会结合药盒这个具体场景，把传输线、反射、串扰、地弹这些“硬骨头”啃下来。
2.1 传输线理论：信号不是瞬间到达的
很多刚入行的工程师有个误区，觉得PCB上走一根线，这边电平一拉高，那边立刻就收到了。其实不是这样的。信号在导线里传播，是有速度的，大约每纳秒15厘米（在FR4板材中）。
什么时候必须把它当传输线看？有个经验法则：当走线长度超过信号上升沿（或下降沿）有效长度的1/6时，就必须用传输线理论来分析。
关键判断公式：
信号有效长度 L_prop = Tr (上升时间) × V_prop (传播速度)
如果走线物理长度 > L_prop / 6，请把它当成传输线。
举个例子。药盒里常用的STM32或GD32，GPIO口输出上升时间大概在2ns左右。在FR4板材上，2ns对应的传播距离大约是30cm。30cm除以6，就是5cm。也就是说，只要你的走线超过5厘米，就必须考虑阻抗匹配。我在项目中遇到过，一个同事把I2C总线拉了10厘米长，结果通信时好时坏，查了半天，其实就是反射造成的。
传输线的核心参数是特性阻抗Z0。它由线宽、线距、介质厚度、介电常数决定。对于药盒这种4层板或2层板，我们通常把单端信号线控制在50Ω，差分线控制在100Ω。
我的个人习惯： 在Layout阶段，我会先用SI9000或Polar工具算好阻抗。别等到板子打样回来再测，那时候改就晚了。药盒的BOM成本敏感，但阻抗控制这块的钱不能省，否则调试成本更高。
2.2 反射与振铃：信号质量的“过山车”
反射是怎么产生的？说白了，就是信号在传输过程中，遇到了阻抗不连续的地方。就像水流突然遇到一个窄口，会有一部分水反弹回来。
反射系数ρ = (Z_load - Z0) / (Z_load + Z0)。
- 如果负载阻抗等于Z0，ρ=0，无反射，完美。
- 如果负载开路（Z_load=∞），ρ=1，全反射，信号加倍。
- 如果负载短路（Z_load=0），ρ=-1，全反射，信号反相。
振铃就是反射的多次叠加。信号在源端和负载端之间来回弹跳，形成过冲（overshoot）和下冲（undershoot）。过冲太大，会击穿芯片的IO引脚；下冲太深，可能导致逻辑误判。
避坑指南： 我曾经调试一个药盒的LCD屏接口，发现屏幕偶尔闪白条。用示波器一抓，发现数据线上的振铃幅度达到了3.6V（芯片供电才3.3V）。后来在源端串了一个22Ω的电阻，振铃立刻消失了。这就是典型的源端串联匹配。
解决反射和振铃的常用方法：
- 源端串联匹配： 在驱动端串一个电阻（通常10Ω~33Ω），让源端阻抗+串联电阻 ≈ Z0。
- 末端并联匹配： 在接收端对地或对电源接电阻，吸收反射能量。但会增大静态功耗，药盒这种电池供电设备慎用。
- AC匹配： 串联电容+电阻到地，只吸收高频反射，不消耗直流功耗。我比较推荐这种方式。
2.3 串扰机理：隔壁老王在干扰你
串扰，就是一条信号线上的能量，通过电磁场耦合到旁边的信号线上。在药盒这种高密度PCB上，走线间距往往很紧张，串扰问题非常普遍。
串扰分为两种：
- 容性耦合（电场耦合）： 主要影响平行走线的远端。频率越高，影响越大。
- 感性耦合（磁场耦合）： 主要影响平行走线的近端。电流变化率越大，影响越大。
我给大家一个直观的感受。在药盒的4层板设计中，如果两条走线平行走了3厘米以上，间距小于2倍线宽，串扰就可能超过5%。对于高速信号（比如SPI时钟线），5%的串扰足以导致误码。
串扰的3W原则： 走线间距 ≥ 3倍线宽。这是业界常用的经验法则。如果空间实在不够，至少保证2W。
减少串扰的实战技巧：
- 拉开间距： 这是最有效的方法。药盒的BGA封装下，扇出时尽量让敏感信号（时钟、复位）远离。
- 加地线隔离： 在两条关键信号之间走一条地线，可以大幅降低耦合。地线上要打过孔到地平面。
- 减少平行长度： 能不平行就不平行，必须平行时尽量短。
- 降低驱动强度： 很多MCU的IO口驱动能力可调。把不需要高速的引脚驱动强度调低，能显著减少串扰。
我记得有一次，药盒的蓝牙模块和NFC模块共用一组SPI总线。蓝牙工作时，NFC总是读卡失败。用近场探头一扫，发现SPI时钟线的谐波直接串扰到了NFC的天线匹配网络上。后来把SPI时钟频率从10MHz降到4MHz，并在时钟线上串了33Ω电阻，问题解决。
2.4 地弹现象：你以为的地，其实在跳舞
地弹（Ground Bounce），是数字电路中最容易被忽视的问题。你想想看，当芯片内部多个IO口同时从高电平切换到低电平时，巨大的电流瞬间通过芯片的地引脚流回PCB地平面。由于地引脚和封装存在寄生电感，这个电流变化会在电感上产生一个电压降：V = L × di/dt。
这个电压降会导致芯片内部的地电位瞬间抬高，相对于PCB地平面来说，芯片的地在“弹跳”。结果就是：本来应该输出低电平的引脚，因为地电位被抬高了，看起来像是输出了一个高电平的毛刺。
严重性： 地弹可能导致同一芯片上的其他IO口误触发，甚至导致整个系统逻辑混乱。我见过一个案例，药盒的MCU在驱动8个LED同时点亮时，系统突然复位。查到最后，就是地弹导致复位引脚上的噪声超过了阈值。
地弹的典型场景：
- 数据总线同时翻转（比如8位或16位并行总线）。
- 大电流驱动输出（比如LED驱动、电机驱动）。
- 高速时钟输出。
如何抑制地弹？
- 增加地引脚数量： 选择封装时，尽量选地引脚多的。比如QFP封装比SOP封装好，BGA比QFP好。多个地引脚并联可以降低总寄生电感。
- 就近放置去耦电容： 每个电源引脚旁边放一个0.1μF的陶瓷电容，电容的地端要直接打过孔到地平面。电容的作用是提供瞬态电流，减少地弹幅度。
- 控制同时翻转的输出数量： 如果可能，不要让所有IO口同时翻转。可以分时驱动，或者用软件错开翻转时间。
- 降低驱动强度： 和抑制串扰一样，降低驱动强度可以减小di/dt，从而减小地弹。
我的经验： 在药盒的PCB布局中，我会把高速数字部分（MCU、蓝牙）和模拟部分（传感器、音频）的地平面用0Ω电阻或磁珠隔开。但要注意，地平面不能完全割裂，否则会形成天线。我通常的做法是：在数字地和模拟地之间留一个窄桥，桥宽至少3mm，上面放一个磁珠。
小结
今天这四个概念，是信号完整性分析的基石。传输线理论告诉我们信号怎么走，反射和振铃告诉我们信号为什么变形，串扰告诉我们信号之间怎么互相影响，地弹告诉我们电源和地的不完美。你把这些搞懂了，药盒的硬件调试至少能少走一半弯路。
下一章，我们会把这些理论应用到实际的药盒PCB设计中，讲讲具体的布局布线规则。到时候我会拿一个真实的药盒项目案例来拆解，敬请期待。