4、PCB级EMC设计：PCB分层策略、关键信号布线、去耦电容布局
好，咱们进入PCB级EMC设计这一块。说实话，很多系统级的EMC问题，追根溯源，最后都栽在PCB上。你想想看，导弹制导系统里，信号频率高、敏感器件多，PCB要是没设计好，后面加再多屏蔽、滤波器都白搭。我个人习惯，在设计初期就把PCB的EMC策略定下来，后面能省一大半的整改时间。
4.1 PCB分层策略：层叠结构决定成败
分层这事，说白了就是给信号和回流电流安排好「车道」。我见过不少工程师，为了省成本，把四层板硬压成两层板用，结果辐射超标得一塌糊涂。嗯，这里要注意，导弹制导系统的PCB，我建议至少四层起步。
核心原则：信号层必须紧邻完整参考平面（GND或电源）。
为什么？因为高频信号的回流电流，会沿着信号路径正下方的参考平面走。如果参考平面不连续，回流电流就得绕路，形成一个大环路。环路面积一大，辐射就来了，抗干扰能力也下降。
我常用的分层策略，给你列个表参考：
| 层数 | 推荐叠层结构（从上到下） | 适用场景 |
|---|---|---|
| 4层 | 信号 - GND - 电源 - 信号 | 中低速数字+模拟混合电路 |
| 6层 | 信号 - GND - 信号 - 电源 - GND - 信号 | 高速数字+射频前端 |
| 8层 | 信号 - GND - 信号 - 电源 - GND - 信号 - GND - 信号 | 复杂制导系统，多路高速ADC/DAC |
我在项目中遇到过，一个六层板，因为把电源层和地层放得太远，中间隔了两个信号层，结果电源完整性一塌糊涂，导致ADC的SNR掉了3个dB。后来改成「信号-GND-信号-电源-GND-信号」的叠层，问题才解决。
小技巧：如果层数有限，优先保证关键信号层（如时钟、射频）紧邻GND层。电源层和地层之间的间距尽量小，这样能获得更大的层间电容，对高频去耦有奇效。
4.2 关键信号布线：差分布线、阻抗控制、包地处理
关键信号，比如制导系统中的时钟、高速数据线、射频本振信号，这些是EMC的「重灾区」。你想想看，一根走线就是一根天线，走线越长、频率越高，天线效应越明显。
4.2.1 差分布线
差分信号，说白了就是两根线一起走，一个正一个负。好处是抗共模干扰，而且自身辐射小。我建议，所有高速时钟和数据线，只要芯片支持，优先走差分。
差分布线的要点：
- 等长：两根线长度差控制在5mil以内。我曾经因为等长没做好，导致差分信号的眼图闭合，误码率飙升。
- 等距：间距保持一致，通常控制在2倍线宽左右。间距变了，差分阻抗就变了，信号会反射。
- 远离其他信号：差分对之间保持3倍以上间距，避免串扰。
// 差分布线阻抗计算示例（微带线）
// 线宽 W = 8mil，间距 S = 16mil，介质厚度 H = 4mil
// 差分阻抗 Zdiff ≈ 100Ω
// 单端阻抗 Z0 ≈ 50Ω
// 注意：实际值需用场求解器仿真确认4.2.2 阻抗控制
单端信号线，比如50Ω、75Ω，必须做阻抗控制。怎么控？靠线宽、介质厚度、铜厚这三个参数。我习惯在设计前就跟PCB板厂沟通好叠层结构，让他们给出推荐的线宽。
注意：阻抗控制线下面不能有分割。如果参考平面被分割了，阻抗会突变，信号完整性直接崩掉。我曾经吃过这个亏，一条50Ω的走线跨过了电源分割区，结果反射大到让接收端误判。
4.2.3 包地处理
对于特别敏感的模拟信号，或者特别「脏」的数字时钟，我建议做包地处理。就是在信号线两侧各加一条地线，每隔一小段打一个地过孔。
包地的作用：
- 提供就近的回流路径，减小环路面积。
- 隔离相邻信号，减少串扰。
- 相当于给信号线加了个「屏蔽罩」。
但要注意，包地线不能太长不接地。我见过有人包了10cm长的地线，结果只在一头接了地，中间全是浮空的。那效果，还不如不包。
4.3 去耦电容布局：位置、容值、过孔
去耦电容，说白了就是给芯片提供瞬态电流的「蓄水池」。芯片在切换状态时，电流需求会瞬间变化，如果电源路径上的电感太大，电压就会掉下去。去耦电容的作用，就是就近提供这个电流。
4.3.1 电容位置
位置是第一位的。我建议，每个电源引脚旁边都要放一个去耦电容，距离越近越好。理想情况是，电容到芯片电源引脚的走线长度不超过100mil。
为什么？因为走线有寄生电感。每1mm的走线，大约有1nH的电感。电感越大，高频去耦效果越差。你想想看，如果电容离芯片远了，那点电感就够让高频噪声钻空子了。
经验值：0.1μF电容的有效去耦半径大约是2cm。超过这个距离，电容基本就白放了。
4.3.2 容值选择
去耦电容不是越大越好。大电容（比如10μF、100μF）适合低频去耦，小电容（0.1μF、0.01μF）适合高频去耦。因为电容本身有等效串联电感（ESL），频率高了，小电容的ESL小，效果更好。
我常用的组合：
- 每个电源引脚：一个0.1μF（高频去耦）
- 每2-3个芯片：一个10μF（中频去耦）
- 板级入口：一个100μF或更大（低频去耦）
记得，不同容值的电容要搭配使用，才能覆盖宽频带。我在项目中遇到过，有人全板只用0.1μF，结果低频纹波抑制不住，导致模拟电路有50Hz的哼声。
4.3.3 过孔设计
电容的过孔也很关键。我建议，电容的电源和地引脚，各自通过一个过孔直接连到对应的平面层。过孔离焊盘越近越好，最好就在焊盘旁边。
为什么？因为过孔也有寄生电感。一个标准过孔（直径0.3mm，板厚1.6mm）大约有1nH的电感。如果电容的电源和地各用一个过孔，那总电感就是2nH。如果电容和过孔之间还有一段走线，电感更大。
小技巧：对于高频去耦，可以用多个小电容并联，比如用4个0.1μF代替1个0.4μF。并联后总ESL降低，高频性能更好。我习惯在FPGA或DSP周围放一圈0.1μF电容，效果立竿见影。
4.4 避坑指南：我踩过的几个坑
最后，分享几个我亲身踩过的坑，希望能帮你少走弯路。
- 坑一：我曾经把去耦电容放在PCB背面，结果因为过孔太长，高频去耦效果几乎为零。后来全部移到芯片同一面，问题解决。
- 坑二：有一次做差分布线，等长是做到了，但两根线在不同层走，结果共模抑制比直接崩了。记住，差分线必须在同一层走。
- 坑三：分层时，我把电源层和地层放在相邻层，但中间隔了很厚的介质。结果层间电容太小，高频噪声直接穿透。后来把介质厚度从8mil减到4mil，效果好了很多。
嗯，PCB级EMC设计，说白了就是细节决定成败。分层、布线、去耦，每一个环节都要用心。你想想看，导弹制导系统里，一个EMC问题可能就意味着任务失败。所以，别嫌麻烦，该仿真就仿真，该加电容就加电容。好了，这一章就到这里，下一章咱们聊聊系统级的EMC设计。