2、信号采样理论：奈奎斯特采样定理、ADC选型要点、采样时钟抖动分析

各位同学，咱们今天聊聊信号采样。这玩意儿是雷达信号处理的根基，说白了，就是怎么把连续的模拟信号，变成咱们嵌入式系统能处理的离散数字信号。我刚开始做雷达那会儿，觉得采样不就是按个固定频率读数据嘛，有啥难的？结果第一次调试出来的波形，全是毛刺和假频，差点把老板气疯。嗯，从那以后，我才老老实实把采样理论啃透。

2.1 奈奎斯特采样定理：不只是“两倍”那么简单

教科书上写得很清楚：采样频率 f_s 必须大于信号最高频率 f_max 的两倍。也就是 f_s > 2f_max。为什么是两倍？因为采样在频域上相当于周期延拓。如果采样率不够，延拓后的频谱就会混叠在一起，你根本分不清哪个是真实信号，哪个是镜像。

但实际工程中，我从来不会卡着2倍去设计。你想想看，理想低通滤波器不存在，ADC前端的抗混叠滤波器总有个过渡带。我个人习惯，至少留出20%的裕量。比如信号最高频率是10MHz，我至少选12MHz以上的采样率。要是条件允许，直接上25MHz或更高，省心。

f_s > 2 * f_max

f_s >= 2.5 * f_max  （保守设计）

还有一种情况叫“带通采样”。雷达中频信号往往是窄带的，比如中心频率70MHz，带宽只有2MHz。这时候你不需要采样到140MHz，可以用带通采样，采样率只要大于2倍带宽（4MHz）就行。但要注意，采样率必须满足：

2 * f_H / n <= f_s <= 2 * f_L / (n-1)

其中 n 是整数，f_L 和 f_H 是信号的下边频和上边频。这个公式我每次用都要重新推导一遍，怕搞错。建议你写个脚本算一下，别手算。

2.2 ADC选型要点：别只看分辨率

选ADC，很多新手第一眼看位数。12位、14位、16位，觉得位数越高越好。其实不然。我踩过这个坑——选了个16位ADC，结果有效位数（ENOB）只有12位，白花钱。

ADC选型，我一般按这个顺序看：

1. 采样率：满足奈奎斯特要求，留裕量。
2. 有效位数（ENOB）：这才是真实精度。数据手册上标的位数是理论值，ENOB通常比标称位数低1-3位。
3. 信噪比（SNR）和信纳比（SINAD）：这两个参数直接决定了你能检测到的最小信号。雷达系统里，弱目标回波可能比噪声还低，全靠这个。
4. 无杂散动态范围（SFDR）：这个特别重要。ADC内部非线性会产生谐波和杂散，如果SFDR不够，强信号会把弱信号完全淹没。我在做相控阵雷达时，SFDR差了5dB，结果旁瓣目标全被主瓣的杂散盖住了。
5. 输入带宽：ADC的模拟输入带宽必须大于信号频率。有些ADC采样率很高，但输入带宽不够，高频信号进来直接衰减。

另外，接口类型也得考虑。并行CMOS接口速度快，但占IO多；LVDS适合高速远距离传输；JESD204B是当前主流，串行速率高，线少，但FPGA端需要配套的IP核。我个人偏好JESD204B，布线方便，就是调试时逻辑分析仪不好抓。

2.3 采样时钟抖动分析：被忽视的“隐形杀手”

时钟抖动，说白了就是采样时刻的不确定性。你想想看，本应该在t₀时刻采样的点，结果因为时钟抖动，实际在t₀+Δt时刻采了。这个Δt会导致采样电压误差，尤其对高频信号，误差会被放大。

时钟抖动对信噪比的影响，有个经典公式：

SNR_jitter (dB) = -20 * log10(2 * π * f_in * t_jitter)

其中 f_in 是输入信号频率，t_jitter 是时钟抖动的均方根值（RMS）。

举个例子：输入信号100MHz，时钟抖动1ps RMS，那么：

SNR_jitter = -20 * log10(2 * π * 100e6 * 1e-12) ≈ 64 dB

如果抖动增加到5ps，SNR直接掉到50dB。这意味着你的ADC有效位数会下降接近2位。我曾经在一个项目中，ADC的ENOB死活达不到手册标称值，查了三天，最后发现是板上的晶振电源纹波太大，导致时钟抖动超标。换了低抖动晶振，问题立刻解决。

降低时钟抖动的方法：

• 使用专用的时钟发生器或晶振，RMS抖动最好小于0.5ps。
• 时钟走线要短，远离数字信号和电源。
• 时钟输入加RC滤波，滤除高频噪声。
• 如果使用PLL倍频，注意PLL的带内抖动和带外抖动。

最后说一句，采样时钟的抖动和ADC孔径抖动是叠加的。ADC内部也有孔径抖动，数据手册会给出。总抖动是两者的均方根：

t_jitter_total = sqrt(t_clk^2 + t_apeture^2)

嗯，这部分内容就这些。采样理论是雷达信号处理的基石，搞不懂它，后面的滤波、检测、估计全是空中楼阁。下一章咱们聊聊数字下变频（DDC），把中频信号搬移到基带去。