第3章硬件架构设计总览

第三章硬件架构设计总览：信号处理链路与关键器件选型

各位同学，今天我们来聊聊雷达信号处理系统的硬件架构。说实话，这一章是整个课程的骨架。你想想看，一个雷达系统从天线接收到最终输出目标信息，中间要经过多少环节？每个环节又该怎么选器件？我做了十几年硬件架构，见过太多因为前期架构没想清楚，后期改得死去活来的项目。

咱们先把整条链路捋一遍。典型的雷达信号处理链路是这样的：

天线 → 射频前端 → 中频处理 → ADC采样 → 数字信号处理

嗯，这个顺序不能乱。每个环节都有它的使命，也有它的坑。

天线是系统的眼睛。我个人习惯把天线和射频前端放在一起考虑，因为它们的匹配太重要了。

天线选型主要看几个参数：

射频前端呢，核心器件是低噪声放大器（LNA）和混频器。LNA的噪声系数直接决定了整个接收链路的灵敏度。我曾经在一个项目中，为了省成本用了噪声系数2.5dB的LNA，结果系统灵敏度死活达不到指标。后来换了0.8dB的，问题就解决了。所以我的建议是：LNA的噪声系数尽量选低的，别在这上面省钱。

关键参数速查表：射频前端器件

射频信号经过混频后变成中频信号。中频处理的核心任务有两个：一是进一步放大信号，二是滤除带外干扰。

中频放大器选型时，我特别关注两个指标：

中频滤波器呢，通常用声表面波滤波器（SAW）或晶体滤波器。带宽选择要匹配你的信号带宽。太宽了噪声大，太窄了信号失真。我一般留10%~20%的余量。

避坑指南：中频链路的总增益要合理分配。我曾经见过一个设计，把所有增益都堆在中频放大器上，结果ADC输入端的噪声被放大了几十倍，信噪比惨不忍睹。正确的做法是：射频前端提供20~30dB增益，中频提供20~40dB，剩下的由数字域处理。

ADC是模拟世界和数字世界的分界线。选ADC时，我通常会问自己三个问题：

ADC选型参数对比：

注意：ADC的输入驱动电路设计非常关键。很多系统性能差，不是因为ADC本身不好，而是前端驱动没做好。我建议在ADC前端加一个差分放大器或变压器，实现单端转差分，同时提供适当的驱动能力。

ADC之后就是数字域了。数字处理平台的核心是FPGA和DSP。我个人更倾向于用FPGA做前端高速处理，DSP做后端复杂算法。

FPGA选型要点：

数字处理链路典型流程：

ADC数据 → 数字下变频(DDC) → 脉冲压缩 → MTI/MTD滤波 → CFAR检测 → 目标提取

每个模块对资源的需求不同。DDC主要消耗DSP Slice和乘法器，脉冲压缩需要大量存储和FFT IP核，CFAR检测则对逻辑资源要求较高。

我的经验：在做硬件架构时，一定要先估算数据吞吐量。比如ADC采样率是1GSPS，12位分辨率，那数据率就是12Gbps。FPGA内部的处理时钟至少要跑到250MHz以上才能实时处理。如果处理不过来，就得考虑多通道并行或者降采样。

说了这么多，我给大家总结几条选型原则：

好了，这一章的内容就到这里。下一章我们会深入讲解数字下变频的FPGA实现，到时候我会带大家看具体的代码和时序。有什么问题，咱们课上交流。