3、DRFM关键器件：ADC、DAC、FPGA、高速存储器的选型与作用
好，咱们进入正题。DRFM这东西，说白了就是“抓过来，存一下，再放出去”。那谁来完成这些动作？就是今天要聊的四个核心器件：ADC、DAC、FPGA和高速存储器。
我经常跟团队里刚入行的同事说，DRFM的设计，七分在器件选型，三分在逻辑设计。选错了，后面再怎么调也白搭。咱们一个一个来看。
3.1 ADC：系统的“眼睛”
ADC负责把接收到的模拟射频信号，变成数字信号。它的性能直接决定了DRFM能处理多宽的信号、多高的频率。
选型核心指标：
- 采样率（Fs）： 这玩意儿决定了你能捕获的信号带宽。根据奈奎斯特定理，采样率至少要是信号最高频率的两倍。但实际项目中，我建议留出20%~30%的余量。比如你要处理2GHz带宽的信号，采样率至少得5GSPS以上。
- 有效位数（ENOB）： 很多人只看分辨率（比如12位、14位），但真正重要的是ENOB。它反映了ADC在实际工作频率下的动态性能。我见过有人选了14位的ADC，结果在目标频段ENOB只有8位，那跟用8位ADC没啥区别。
- 模拟输入带宽： 这个参数容易被忽略。采样率够高，但输入带宽不够，高频信号进来已经被衰减了，那采样率再高也没用。
关键点： 对于DRFM应用，我更看重SFDR（无杂散动态范围）。因为DRFM要处理的是雷达信号，杂散会直接产生虚假目标。我曾经在一个项目中，因为ADC的SFDR指标差了3dB，导致整个系统虚警率飙升，最后不得不换器件。
我的经验： 选ADC时，别只看数据手册上的“典型值”。一定要看“最差值”或者“全温度范围”下的指标。有些ADC在25℃时表现完美，一上到85℃，ENOB直接掉2位。我在做机载设备时就吃过这个亏。
3.2 DAC：系统的“嘴巴”
DAC负责把存储的数字信号，重新变回模拟信号发射出去。它的性能决定了DRFM输出信号的质量。
选型核心指标：
- 更新率： 决定了你能输出的信号带宽。通常DAC的更新率要跟ADC的采样率匹配，或者更高。
- 分辨率： 决定了输出信号的幅度精度。对于DRFM，12位是起步，14位是主流。
- 无杂散动态范围（SFDR）： 这个指标在DAC里同样重要。DAC的非线性会产生谐波和杂散，这些杂散会直接变成干扰信号发射出去。
注意： DAC的“建立时间”和“毛刺能量”这两个参数，在DRFM中很关键。建立时间太长，会导致输出信号失真；毛刺能量太大，会产生额外的频谱分量。我建议选型时，优先考虑那些有“低毛刺”特性的DAC。
我个人习惯，在选DAC时，会先看它的“输出频谱纯净度”。说白了，就是看它在满量程输出时，二次谐波和三次谐波能压到多少dBc以下。这个指标比分辨率更实在。
3.3 FPGA：系统的“大脑”
FPGA负责所有数字信号的处理：数据接收、缓存控制、时序调整、数据发送。它是DRFM的核心控制单元。
选型核心指标：
- 逻辑资源（LE/LUT）： 决定了你能实现多复杂的处理算法。对于基本的DRFM，几十万逻辑单元就够了。但如果要做数字下变频、脉冲压缩等处理，那得上百万甚至更多。
- DSP单元数量： 做数字滤波、FFT、幅度相位计算时，DSP单元是核心。我建议至少选有2000个以上DSP单元的FPGA。
- 高速收发器（SerDes）： 用于连接ADC/DAC和高速存储器。速率至少要能跑到12.5Gbps以上。
- 内部存储（BRAM/URAM）： 用于缓存数据和存储查找表。虽然外部有高速存储器，但内部存储的访问延迟更低。
避坑指南： 我曾经选了一款FPGA，逻辑资源和DSP单元都够，但忽略了它的“布线资源”。结果在实现一个复杂的多通道DRFM时，时序怎么都收敛不了。后来才发现，是内部布线资源不足导致的。所以选FPGA时，除了看资源数量，还要看“资源利用率”的推荐上限——一般不要超过70%。
3.4 高速存储器：系统的“记忆体”
高速存储器负责暂存ADC采集到的数字信号。DRFM的核心功能就是“存储-转发”，所以存储器的性能直接决定了DRFM的延迟和容量。
选型核心指标：
- 存储带宽： 决定了你能多快地把数据写进去、读出来。对于宽带DRFM，存储带宽至少要跟ADC的数据率匹配。比如ADC是10GSPS、12位，那数据率就是120Gbps。存储带宽必须大于这个值。
- 存储容量： 决定了你能存储多长时间的信号。容量越大，能处理的脉冲宽度越长。但容量大了，成本也高，功耗也大。
- 访问延迟： 决定了从“写”切换到“读”需要多长时间。对于需要快速响应的DRFM，延迟越小越好。
常见的高速存储器类型：
| 类型 | 带宽 | 容量 | 延迟 | 适用场景 |
|---|---|---|---|---|
| DDR4 SDRAM | ~25 GB/s | 大（GB级） | 高（几十ns） | 大容量、低成本的DRFM |
| QDR SRAM | ~10 GB/s | 中（MB级） | 低（几ns） | 低延迟、中等容量的DRFM |
| HBM（高带宽存储器） | ~256 GB/s | 中（GB级） | 低（几ns） | 高性能、宽带DRFM |
我的建议： 对于大多数DRFM应用，我推荐使用QDR SRAM作为主要存储。它的延迟低，时序控制简单。如果容量不够，可以再加DDR4做“大容量后备存储”。HBM虽然性能好，但成本高，而且需要FPGA支持，一般用在高端设备上。
3.5 器件之间的协同工作
这四个器件不是孤立工作的。它们之间需要紧密配合。
典型的信号流程：
- ADC采集模拟信号，输出高速数字数据流（通常是JESD204B接口）。
- FPGA通过高速收发器接收数据，进行必要的预处理（如数字下变频、幅度归一化）。
- FPGA将数据写入高速存储器（如QDR SRAM）。
- 当需要发射时，FPGA从存储器读出数据，进行后处理（如数字上变频、幅度调整）。
- FPGA将数据发送给DAC，DAC输出模拟信号。
关键点： 整个流程中，最容易被忽视的是“时钟同步”。ADC、DAC、FPGA、存储器，它们都需要一个同源的时钟。如果时钟不同步，数据就会错位。我建议使用一个低相噪的时钟芯片，给所有器件提供同步时钟。这个钱不能省。
嗯，这里要注意，选型时一定要考虑“接口兼容性”。比如ADC输出的是JESD204B接口，那FPGA必须支持这个协议。DAC的输入接口也一样。我见过有人选了ADC和FPGA，结果接口速率不匹配，最后只能降速使用，白白浪费了性能。
好了，关于这四个关键器件的选型与作用，今天就聊到这儿。下一章咱们会深入讲讲DRFM的“存储-转发”控制逻辑，以及如何用FPGA实现它。