4、静态功耗分析：漏电流来源
静态功耗，说白了就是芯片啥也不干时还在偷偷消耗的电量。我刚开始做低功耗设计时，总觉得这玩意儿不就是个“待机电流”嘛，能有多大影响？直到有一次做电子标签项目，电池容量算得死死的，结果产品放了一个月就没电了……嗯，从那以后我再也不敢小看静态功耗了。
静态功耗的核心来源，就是各种漏电流。今天咱们就掰开揉碎了聊聊，这些漏电到底从哪来，温度怎么影响它，以及怎么选工艺才能把漏电压下去。
4.1 漏电流的主要来源
漏电流不是一种，而是好几种。我个人习惯把它们分成三大类：
4.1.1 MOS管的漏电
MOS管漏电，这是大头。具体来说有这几个路径：
- 亚阈值漏电（Subthreshold Leakage）：这是最要命的。MOS管在关断状态下，Vgs小于阈值电压Vth，按理说应该没电流。但实际呢？载流子还是会从源极“溜”到漏极。这个电流跟Vth成指数关系——Vth每降低100mV，亚阈值漏电可能增加10倍！
- 栅极漏电（Gate Leakage）：栅氧化层越来越薄，量子隧穿效应就让电子直接“穿”过去了。我记得在90nm工艺以下，这个问题开始变得突出。
- 源漏穿通漏电（Punchthrough）：沟道太短，源漏耗尽区直接“碰头”了，电流就穿过去了。
- GIDL（栅致漏极漏电）：这个比较隐蔽。当栅极电压很低、漏极电压很高时，栅漏交叠区会产生强电场，引发带间隧穿。
关键数据：在65nm工艺下，一个最小尺寸的NMOS管，亚阈值漏电大约在1-10nA量级。一个芯片上有几百万个管子，你算算总漏电有多大？
4.1.2 I/O的漏电
I/O漏电，说白了就是芯片引脚上的漏电。这个我踩过坑。
- ESD保护二极管的漏电：每个I/O引脚都有ESD保护结构，这些二极管在反向偏置时会有漏电流。温度一高，漏电就上去了。
- 上拉/下拉电阻的漏电：很多I/O内部有弱上拉或弱下拉，这些电阻本身就会产生漏电路径。
- 输入缓冲器的漏电：输入端的施密特触发器或比较器，在输入电平处于中间态时，会有贯穿电流。
避坑指南：我曾经在一个项目中，I/O口配置成了“高阻输入”，但没接外部上拉。结果引脚浮空，输入缓冲器处于线性区，漏电从预期的1μA飙到了50μA。后来我学乖了——不用的I/O要么接固定电平，要么配置成输出模式。
4.2 温度与漏电的关系
温度对漏电的影响，可以说是“指数级”的。为什么？
亚阈值漏电的公式里，有一个exp(-qVth/kT)项。温度T升高，这个指数项就变大。具体来说：
- 温度每升高10°C，亚阈值漏电大约翻一倍。这不是夸张，是物理规律。
- 栅极漏电对温度不那么敏感，因为它主要靠隧穿，隧穿概率跟温度关系不大。
- PN结反向漏电：温度每升高10°C，反向饱和电流大约翻一倍。这个在I/O的ESD二极管上表现明显。
| 温度 | 亚阈值漏电（归一化） | PN结漏电（归一化） | 总漏电（归一化） |
|---|---|---|---|
| 25°C | 1x | 1x | 1x |
| 45°C | 4x | 4x | 4x |
| 65°C | 16x | 16x | 16x |
| 85°C | 64x | 64x | 64x |
注意：电子标签经常用在户外，夏天车内温度能到70-80°C。你按25°C算的电池寿命，到了实际场景可能直接打对折。我见过一个项目，标签在夏天暴晒后，电池续航从标称的2年缩水到3个月——就是漏电惹的祸。
4.3 低功耗工艺选择
怎么选工艺才能把漏电压下去？我个人的经验是，没有“万能”的工艺，只有“适合”的工艺。
4.3.1 工艺节点选择
工艺越先进，漏电越大。为什么？因为沟道变短、栅氧变薄，漏电路径更多了。
- 180nm及以上：漏电很小，但功耗大、面积大。适合对成本敏感、对性能要求不高的产品。
- 130nm - 90nm：平衡点。漏电可控，性能也还行。很多电子标签还在用这个节点。
- 65nm及以下：漏电开始“失控”。动态功耗降了，静态功耗上去了。需要专门的低功耗设计技术来补救。
4.3.2 低功耗工艺选项
同一个工艺节点下，晶圆厂通常会提供多种“口味”：
- 标准Vth（SVT）：性能好，漏电大。适合高速路径。
- 高Vth（HVT）：性能差一点，但漏电小很多。适合非关键路径。
- 超低Vth（ULVT）：性能极好，漏电极大。只在万不得已时用。
我的做法：在电子标签这类低功耗产品中，我通常90%以上的标准单元都用HVT。只有那些时序紧张的关键路径，才换成SVT。这样整体漏电可以降低3-5倍，而性能损失不到10%。
4.3.3 特殊工艺技术
除了常规CMOS，还有一些专门为低功耗设计的工艺：
- SOI（绝缘体上硅）：减少了衬底漏电和寄生电容。漏电可以降低一个数量级。但成本高，适合高端应用。
- FD-SOI（全耗尽SOI）：比普通SOI更好，可以通过背栅偏置进一步调节Vth。我在一个医疗标签项目里用过，效果不错。
- FinFET：鳍式场效应管，沟道控制能力更强，漏电更小。但工艺复杂，成本高。
避坑指南：我曾经在一个项目中，为了追求极致低功耗，选了SOI工艺。结果发现，SOI工艺的I/O库不完善，很多标准I/O功能需要自己搭。最后项目延期了两个月。所以，选工艺时别只看漏电指标，还要看生态是否成熟。
4.4 小结
静态功耗分析，说白了就是跟漏电流“斗智斗勇”。
- 漏电流主要来自MOS管的亚阈值漏电、栅极漏电，以及I/O的ESD和缓冲器漏电。
- 温度每升高10°C，漏电翻一倍。这个规律一定要刻在脑子里。
- 工艺选择上，HVT是低功耗设计的“主力军”，SOI和FinFET是“特种部队”。
嗯，下一章咱们聊聊动态功耗分析。那个更刺激，因为跟频率和电压都挂钩，算起来要小心。