1、时序基础概念：建立时间、保持时间、时钟抖动、时钟偏移

各位同学好，我是老张。今天咱们来聊聊时序分析里最基础、也最绕不开的四个概念。说实话，我当年刚入行时，觉得这些东西就是书本上的定义，背下来就行了。直到有一次项目调试，板子死活跑不起来，用逻辑分析仪一抓，才发现是保持时间违例了。嗯，从那以后，我再也不敢小看这些基础概念了。

1.1 建立时间（Setup Time）

建立时间，说白了就是数据在时钟有效沿到来之前，必须提前稳定下来的那段时间。你想想看，触发器内部有个采样窗口，数据得在这个窗口里稳稳当当的，不能跳变。

我在项目中遇到过这样一个坑：有个FPGA设计，综合后时序报告显示建立时间违例。我一开始以为是代码写得太复杂了，后来用逻辑分析仪一量，发现是时钟路径上多了一级缓冲，导致时钟到达时间晚了。说白了，就是数据等时钟，但时钟来得太慢了。

为什么会这样？因为数据路径和时钟路径的延迟不匹配。数据路径太长，时钟路径太短，数据就来不及稳定。我建议你在做时序约束时，多留点余量，别卡着极限值算。

1.2 保持时间（Hold Time）

保持时间，就是时钟有效沿之后，数据还得继续稳定一段时间。你想想看，时钟沿过去了，触发器还在采样呢，数据不能马上变。

保持时间违例，我印象最深的一次是在一个高速ADC接口设计里。时钟频率不高，但数据线太短了，时钟沿一过来，数据马上就变了。逻辑分析仪抓到的波形，看起来就是数据在时钟沿附近跳变，采样结果全是错的。

嗯，这里要注意：保持时间违例比建立时间违例更难修。因为建立时间违例可以降频，保持时间违例降频没用。我曾经试过加延迟线、插缓冲器，甚至换过PCB走线。说白了，保持时间问题，根源往往是时钟偏移或者数据路径太短。

1.3 时钟抖动（Clock Jitter）

时钟抖动，就是时钟沿的位置在时间上随机变化。你想想看，理想时钟的每个沿都是精确的，但实际晶振、PLL出来的时钟，每个沿的位置都会有点偏差。

抖动分两种：周期抖动和长期抖动。周期抖动是相邻两个时钟周期的差异，长期抖动是多个周期后的累积偏差。我在项目中遇到过，一个PLL输出的时钟，周期抖动只有几皮秒，但长期抖动能达到几十皮秒。这对高速串行接口影响很大。

我建议你用逻辑分析仪抓时钟波形时，别只看一个周期。多抓几个周期，用眼图模式看看抖动的分布。我曾经在一个项目中，发现时钟抖动导致数据采样错误，后来换了低抖动的晶振，问题就解决了。

1.4 时钟偏移（Clock Skew）

时钟偏移，就是同一个时钟源到达不同触发器的时刻不一样。你想想看，时钟信号在芯片内部走线，路径长度不同，到达时间自然不同。

时钟偏移有正偏移和负偏移。正偏移是时钟到达目标触发器比源触发器晚，负偏移是早。我刚开始做设计时，总觉得时钟偏移是坏事，后来发现，合理的时钟偏移反而能提高时序性能。

举个例子：如果数据路径很长，你可以故意让目标触发器的时钟晚到一点，这样数据就有更多时间稳定。这就是所谓的「有用偏移」。当然，这需要精确控制，搞不好就变成保持时间违例了。

1.5 四个概念的关系

这四个概念不是孤立的。建立时间和保持时间，是触发器的固有属性，由工艺决定。时钟抖动和时钟偏移，是时钟信号的实际特性，由电路设计决定。

我习惯用一个公式来理解它们的关系：

建立时间余量 = 时钟周期 - 数据路径延迟 - 建立时间 - 时钟抖动 - 时钟偏移
保持时间余量 = 数据路径延迟 - 保持时间 - 时钟抖动 - 时钟偏移

你看，抖动和偏移同时影响建立时间和保持时间。所以，做时序分析时，不能只看一个参数，得综合考虑。

嗯，这四个概念，你理解了，时序分析就入门了。下一章，咱们聊聊怎么用逻辑分析仪实际测量这些参数。到时候我会拿一个实际案例，手把手教你怎么抓波形、怎么分析时序违例。