第4章 Makefile基础

第4章：Makefile基础——构建自动化的大门

说实话，我刚开始接触嵌入式开发时，对Makefile是有点抵触的。觉得不就是编译代码嘛，IDE点一下按钮不就完了？直到有一次，我接手一个需要交叉编译的项目，要在Linux、ARM、RISC-V三个平台上分别构建，手动敲命令敲到崩溃。嗯，从那以后，我老老实实学起了Makefile。

这一章，我们就来搞定Makefile的核心知识。你不需要成为Makefile大师，但至少要能看懂、能改、能写基础的构建脚本。

4.1 Makefile语法入门

Makefile说白了就是一个"菜谱"。它告诉make工具：先做什么，后做什么，用什么材料（源文件），做出什么菜（目标文件）。

最基本的规则长这样：

目标: 依赖
    命令

举个例子：

hello: hello.c
    gcc -o hello hello.c

这里hello是目标，hello.c是依赖，gcc -o hello hello.c是命令。注意命令前面必须是一个Tab键，不能是空格。我见过太多新手在这上面栽跟头了。

⚠️ 重要提醒：Makefile里的缩进必须是Tab，不是空格！我曾经帮同事排查了半小时，结果就是他把Tab换成了4个空格。别问我怎么知道的。

Makefile可以写多个规则，make默认执行第一个目标。如果你想执行特定目标，就敲make 目标名。

4.2 变量与函数

写Makefile最怕什么？重复。一个项目几十个源文件，要是每个都手写编译命令，那跟直接敲gcc有啥区别？这时候变量就派上用场了。

变量定义很简单：

CC = gcc
CFLAGS = -Wall -O2
TARGET = myapp
SRCS = main.c utils.c io.c

使用变量时用$(变量名)：

$(TARGET): $(SRCS)
    $(CC) $(CFLAGS) -o $(TARGET) $(SRCS)

我个人习惯把编译器、编译选项、源文件列表都定义成变量。这样换平台时，只需要改变量值，不用动规则本身。

Makefile还内置了不少实用函数。比如获取源文件对应的目标文件：

OBJS = $(SRCS:.c=.o)

或者用patsubst函数：

OBJS = $(patsubst %.c, %.o, $(SRCS))

常用的函数还有：

函数	作用	示例
`wildcard`	匹配文件	`$(wildcard *.c)`
`notdir`	去掉路径	`$(notdir $(SRCS))`
`foreach`	循环处理	`$(foreach dir, $(DIRS), $(wildcard $(dir)/*.c))`

💡 小技巧：用$(info ...)可以打印变量值来调试。比如$(info OBJS = $(OBJS))，make执行时会输出，方便你检查变量对不对。

4.3 自动依赖生成

这里我要重点说一下。很多新手写Makefile，只写了源文件到目标文件的依赖，但没写头文件的依赖。结果改了头文件，make不重新编译，程序行为诡异，排查半天才发现是头文件没更新。

为什么会这样？因为Makefile不知道.c文件包含了哪些.h文件。我们需要让编译器帮我们生成依赖信息。

GCC提供了-M系列选项：

gcc -MM main.c   # 输出 main.o: main.c header.h

我们可以把依赖信息写入.d文件，然后让Makefile包含这些文件：

%.d: %.c
    $(CC) -MM $< > $@.$$$$; \
    sed 's,\($*\)\.o[ :]*,\1.o $@ : ,g' < $@.$$$$ > $@; \
    rm -f $@.$$$$

-include $(SRCS:.c=.d)

这段代码看着有点绕，我解释一下：

为每个.c文件生成对应的.d文件
.d文件里记录了.o文件对.h文件的依赖
-include让make读取这些依赖文件

这样改了头文件，make就知道哪些.o需要重新编译了。我在项目里一直用这个方案，从来没出过依赖遗漏的问题。

4.4 常见Makefile模板

说了这么多，不如直接给个能用的模板。这是我个人项目中常用的结构：

# 编译器设置
CC = gcc
CFLAGS = -Wall -O2 -g
LDFLAGS = -lm

# 目录结构
SRCDIR = src
OBJDIR = obj
BINDIR = bin

# 源文件
SRCS = $(wildcard $(SRCDIR)/*.c)
OBJS = $(patsubst $(SRCDIR)/%.c, $(OBJDIR)/%.o, $(SRCS))
DEPS = $(OBJS:.o=.d)
TARGET = $(BINDIR)/myapp

# 默认目标
all: $(TARGET)

# 链接
$(TARGET): $(OBJS) | $(BINDIR)
    $(CC) $(LDFLAGS) -o $@ $^

# 编译
$(OBJDIR)/%.o: $(SRCDIR)/%.c | $(OBJDIR)
    $(CC) $(CFLAGS) -MMD -MP -c $< -o $@

# 创建目录
$(OBJDIR) $(BINDIR):
    mkdir -p $@

# 包含依赖
-include $(DEPS)

# 清理
clean:
    rm -rf $(OBJDIR) $(BINDIR)

.PHONY: all clean

这个模板有几个特点：

源文件和目标文件分开放，目录整洁
自动生成依赖（-MMD -MP）
自动创建输出目录
用.PHONY声明伪目标，避免和文件名冲突

🔑 关键点：$@表示目标文件，$^表示所有依赖，$<表示第一个依赖。这三个自动变量在Makefile里非常常用，建议记住。

如果你做交叉编译，只需要改CC变量：

CC = arm-linux-gnueabihf-gcc

其他规则完全不用动。这就是Makefile的威力——把构建逻辑和具体工具解耦。

好了，这一章的内容就到这里。Makefile看起来语法简单，但实际用起来坑不少。我建议你拿一个小项目练练手，从最简单的单文件开始，逐步加上变量、函数、自动依赖。等你写顺手了，就会发现Makefile其实是嵌入式开发中最值得花时间掌握的工具之一。

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