第2章：CMOS工艺基础——标准CMOS工艺流程（FEOL、BEOL），关键工艺模块介绍
各位同学，大家好。我是你们的硅光芯片设计讲师。今天咱们聊聊CMOS工艺基础。说实话，很多做硅光的朋友，一开始都容易忽略这个基础。总觉得“我是做光路的，电的工艺关我什么事？”
嗯，这种想法我年轻时候也有过。直到有一次，我设计的一个马赫-曾德调制器，仿真结果漂漂亮亮，流片回来却死活调不出消光比。查了三个月，最后发现是底层CMOS工艺的接触孔电阻偏大，直接把调制器驱动电压给吃掉了。从那以后，我再也不敢小看工艺基础了。
所以，这一章咱们就扎扎实实地把标准CMOS工艺流程捋一遍。你想想看，硅光芯片说白了就是在CMOS晶圆厂里“搭积木”。不懂工艺，你怎么知道哪些积木能搭，哪些不能搭？
2.1 整体流程概览：从硅片到芯片的“三级跳”
标准CMOS工艺，我习惯把它分成三大段：FEOL（前段工艺）、MOL（中段工艺）和BEOL（后段工艺）。
- FEOL（Front-End Of Line）：在硅片表面造出晶体管。这是最核心、最精密的部分。
- MOL（Middle-Of Line）：把晶体管的源、漏、栅极用接触孔引出来。这一步经常被忽略，但恰恰是硅光芯片的“痛点”。
- BEOL（Back-End Of Line）：用金属层把各个器件连起来，形成电路。硅光芯片的波导、光栅耦合器，很多时候就“寄生”在这一层。
为了让大家有个直观印象，我画了一张流程图。这张图我每次讲课都会拿出来，因为它把整个流程的骨架讲清楚了。
核心要点：硅光芯片的“光”部分，通常寄生在BEOL的介质层中，或者利用SOI衬底的顶层硅。而“电”部分，则老老实实走标准CMOS的FEOL。这两者如何“和平共处”，就是咱们这门课要解决的核心问题。
2.2 FEOL关键工艺模块：晶体管的“出生证明”
FEOL是CMOS工艺的“心脏”。我个人觉得，理解FEOL的关键，不在于记住每一步的化学配方，而在于理解每一步“为什么要这么做”。
2.2.1 浅槽隔离（STI）
STI的作用，说白了就是把相邻的晶体管隔开，防止它们互相串扰。在硅光芯片里，STI还有一个额外的作用——它经常被用作光波导的“下包层”。因为STI填充的氧化硅折射率低，正好可以把光约束在顶层硅里。
避坑指南：我曾经遇到过一个案例，设计者把波导直接画在STI区域上方，结果光损耗大得离谱。后来一查，发现STI的CMP平坦度不够，导致波导表面粗糙。所以，硅光芯片里用STI做包层时，一定要跟工艺厂确认CMP的平整度规格。
2.2.2 栅氧化层与多晶硅栅
栅氧化层是晶体管的“心脏瓣膜”。厚度每薄1埃，驱动电流就能涨一截，但漏电也会跟着飙升。我记得在28nm节点，栅氧厚度已经薄到1.2nm左右——什么概念？大概就是4-5个硅原子的厚度。
对于硅光芯片，栅氧化层本身不直接参与光路。但它决定了调制器驱动晶体管的开关速度。你想想看，如果晶体管开关慢，你的调制器速率就上不去。
2.2.3 源漏注入与退火
源漏注入，就是往硅里“掺”杂质，形成导电区。退火则是把掺进去的杂质“激活”，让它们真正起到导电作用。
这里有个细节：退火的温度和时间，会直接影响硅光波导的损耗。因为高温退火会让硅的晶格重新排列，如果控制不好，波导边缘的粗糙度就会恶化。我见过一个项目，为了追求晶体管的性能，用了高温快速退火，结果波导损耗从2dB/cm飙到了5dB/cm。嗯，这就是典型的“电”和“光”打架。
2.3 MOL关键工艺模块：连接“光”与“电”的桥梁
MOL在标准CMOS里可能不太起眼，但在硅光芯片里，它绝对是“C位”。为什么？因为接触孔（Contact）是连接晶体管和上层金属的唯一通道。而硅光调制器、探测器，都需要通过接触孔来施加电压或读取电流。
| MOL工艺步骤 | 标准CMOS要求 | 硅光芯片额外要求 |
|---|---|---|
| 接触孔刻蚀 | 高深宽比，垂直侧壁 | 避免损伤下方硅光波导 |
| 钨塞填充 | 无空洞，低电阻 | 接触电阻需< 10 Ω·μm² |
| CMP平坦化 | 全局平坦，无碟形坑 | 波导区域CMP均匀性要求更高 |
特别注意：MOL的接触孔电阻，是硅光调制器性能的“命门”。我曾经做过一个测试，接触孔电阻从5Ω涨到20Ω，调制器的3dB带宽直接掉了40%。所以，在硅光芯片的版图设计阶段，我建议你们在接触孔周围多留一些冗余设计，或者采用“多孔并联”的策略来降低电阻。
2.4 BEOL关键工艺模块：光波导的“舞台”
BEOL是硅光芯片最“热闹”的地方。因为大部分无源光器件——波导、光栅耦合器、分束器——都做在这一层。标准CMOS的BEOL本来只负责“走电”，现在还要“走光”，这就带来了很多新挑战。
2.4.1 金属层与介质层
标准CMOS的BEOL，金属层通常是铜（Cu）或铝（Al），介质层是二氧化硅（SiO₂）或低k介质。对于硅光芯片，我们通常利用介质层作为波导的包层，或者直接在介质层里刻蚀出“空气槽”波导。
我个人习惯把BEOL的金属层分成两类：
- 本地互连层（M1~M3）：用于晶体管之间的短距离连接。在硅光芯片里，这部分通常用来给调制器、探测器供电。
- 全局互连层（Mtop）：用于长距离信号传输或电源分配。硅光芯片的“光”信号，有时候也会借用Mtop层来做“光通孔”。
2.4.2 波导工艺集成
在标准CMOS的BEOL里做波导，主要有两种思路：
- 刻蚀介质层法：直接在SiO₂介质层里刻出波导芯层，然后填充高折射率材料（如氮化硅SiN）。这种方法兼容性好，但损耗偏高。
- 利用顶层硅法：在SOI衬底上，直接刻蚀顶层硅做波导。这种方法损耗低，但需要修改FEOL的衬底准备步骤。
嗯，这里要提醒一下：如果你选择第二种方法，一定要提前跟工艺厂沟通。因为标准CMOS的FEOL流程里，默认是不允许在硅片表面留下“大块硅”的。我见过一个团队，直接把波导画在器件区，结果被工艺厂的DRC（设计规则检查）给拦下来了，理由是“违反有源区密度规则”。
2.5 工艺集成中的“光-电”协同设计
讲到这里，我想强调一个观点：硅光芯片的工艺集成，不是简单的“CMOS + 光波导”。而是要在每一个工艺步骤里，同时考虑“电”和“光”的需求。
举个例子：
- FEOL的退火温度，既要激活掺杂，又不能损伤波导。
- MOL的接触孔刻蚀，既要打通介质，又不能刻穿波导。
- BEOL的CMP，既要平坦化金属，又不能把波导磨薄了。
说白了，这就是一场“平衡木”上的舞蹈。我做了十几年硅光，最大的体会就是：不要试图“完美”地同时优化光和电。很多时候，你需要做出取舍。比如，为了降低波导损耗，你可能要牺牲一点晶体管的开关速度。
总结一下：标准CMOS工艺的FEOL、MOL、BEOL，每一段都对硅光芯片有深远影响。FEOL决定了晶体管的性能，MOL决定了光电器件的连接质量，BEOL则提供了光波导的“舞台”。作为硅光芯片设计者，你不必成为工艺专家，但一定要知道“哪些工艺步骤会影响到你的光路”。
好了，这一章的内容就到这里。下一章咱们会深入讨论硅光芯片特有的工艺模块——比如光栅耦合器的刻蚀、锗探测器的外延生长。这些内容会更“硅光”一些，但基础还是今天讲的CMOS流程。嗯，先把基础打牢，后面才能飞得起来。