一、信号完整性基础：什么是信号完整性？

大家好，我是老张。做硬件这行二十年了，今天咱们聊聊信号完整性。

信号完整性，英文叫 Signal Integrity，简称 SI。说白了，就是信号从发送端到接收端，能不能保持它该有的样子。

你想想看，理想情况下，数字信号就是方波。0 就是 0，1 就是 1。但实际电路里，信号会变形、会抖动、会串扰。接收端看到的东西，跟发送端完全不一样。

我刚开始做 DDR 设计时，就吃过这个亏。板子画好了，跑起来就是不稳定。查了三天，最后发现是信号反射导致的过冲。嗯，从那以后，我再也不敢小看 SI 了。

为什么 DDR/LPDDR/GDDR 对 SI 敏感？

这个问题问得好。我简单说几个原因：

• 速率高：DDR5 的数据速率已经到 6400 Mbps 了。信号上升沿只有几十皮秒。这么快的边沿，稍微有点阻抗不连续，反射就很大。
• 同步要求严：DDR 是源同步时钟。数据和时钟要一起到达接收端。时序窗口越来越小，DDR5 的建立保持时间可能只有几十皮秒。
• 多负载：一条地址线上可能挂多个颗粒。每个颗粒的输入电容不一样，阻抗就不连续。我做过一个项目，就是因为负载不均衡，导致地址信号眼图闭合。
• 低电压：DDR4 是 1.2V，DDR5 降到 1.1V。电压越低，噪声容限越小。以前 3.3V 的 TTL 信号，几百毫伏的噪声无所谓。现在几十毫伏的串扰就可能误触发。

信号完整性的三个核心要素

做 SI 这么多年，我觉得核心就三个东西：反射、串扰、时序。把这三点搞明白了，大部分问题都能解决。

1. 反射

反射是什么？信号在传输线上走，遇到阻抗变化的地方，一部分能量会弹回来。

为什么会这样？你可以把信号想象成水波。水波在均匀的水面传播，很平稳。突然遇到一个石头（阻抗变化），水波就会反弹回来。

反射会导致什么问题？

• 过冲：信号电压超过正常范围。严重时会损坏芯片。
• 下冲：信号电压低于正常范围。可能导致误触发。
• 振铃：信号来回反射，形成振荡。

我记得有一次调试 LPDDR4，发现 DQ 信号上有明显的振铃。用示波器一看，过冲达到了 1.5V（正常是 1.1V）。查了半天，发现是走线阻抗没控制好。源端匹配电阻也没加。

2. 串扰

串扰，就是一根线上的信号，干扰了旁边的线。

串扰的机理很简单：两条线之间有寄生电容和互感。信号变化时，会通过电容耦合到相邻线。电流变化时，会通过互感耦合。

串扰的影响：

• 近端串扰：干扰信号和原信号同向传播。幅度较大。
• 远端串扰：干扰信号和原信号反向传播。幅度较小，但影响时序。

我做过一个 GDDR6 的项目，显存接口速率很高。有一根地址线跟时钟线挨得太近。结果时钟的串扰耦合到了地址线上，导致地址信号误触发。后来把间距从 2W 改到 3W，问题就解决了。

3. 时序

时序，就是信号在正确的时间到达正确的位置。

DDR 的时序要求很严格。数据信号要跟 DQS 对齐，地址信号要跟时钟对齐。时序裕量不够，系统就不稳定。

时序相关的参数：

• 建立时间：数据在时钟沿之前必须稳定的时间。
• 保持时间：数据在时钟沿之后必须稳定的时间。
• 时钟偏斜：时钟到达不同芯片的时间差。
• 数据偏斜：数据信号之间的时间差。

我记得有个项目，DDR3 跑 1600 Mbps，死活不稳定。用示波器量了 DQS 和 DQ 的时序关系，发现偏斜了 50 皮秒。查 PCB 走线，发现 DQ 走线长度差了 300 mil。调整等长后，问题解决。

知识体系框架

下面这张图，是我自己总结的信号完整性知识体系。你可以看到，三个核心要素是相互关联的。

总结

信号完整性，说白了就是让信号在传输过程中不走样。DDR 这类存储器芯片，因为速率高、电压低、时序严，对 SI 特别敏感。

三个核心要素：

• 反射：阻抗不匹配导致信号反弹。解决方法是控制阻抗、加匹配电阻。
• 串扰：相邻信号互相干扰。解决方法是加大间距、加地屏蔽。
• 时序：信号到达时间不对。解决方法是等长布线、控制偏斜。

嗯，今天就聊到这儿。记住一句话：做 DDR 设计，SI 仿真不是可选项，是必选项。我见过太多人在这上面栽跟头了。

---

公众号:蓝海资料掘金营，微信deep3321