2. 传输线理论：传输线模型、特性阻抗Z0、传播延迟、反射系数与回损
各位工程师朋友，咱们今天聊聊传输线理论。说实话，做存储器信号完整性测试，如果不懂传输线，那基本就是盲人摸象。我当年刚入行时，就吃过这个亏——测出来的眼图乱七八糟，死活找不到原因，后来才发现是传输线模型没选对。
2.1 集总参数 vs 分布参数：什么时候该用哪个？
先问大家一个问题：一根PCB走线，什么时候可以看成普通导线，什么时候必须当成传输线？
答案其实很简单——看信号上升时间与走线长度的关系。我个人习惯用一个经验法则：当走线长度超过信号上升沿对应波长的1/10时，就必须用分布参数模型。
判断标准：
- 走线长度 < λ/10 → 集总参数模型（简单电阻电容）
- 走线长度 ≥ λ/10 → 分布参数模型（传输线）
其中 λ = 上升时间 × 传播速度
举个例子。DDR4的信号上升沿大约100ps，在FR4板材上传播速度约6英寸/ns。那么λ ≈ 100ps × 6in/ns = 0.6英寸。λ/10 = 0.06英寸，也就是1.5mm左右。你想想看，DDR4走线动不动就几英寸长，所以必须用传输线模型。
集总参数模型说白了就是把整条走线当成一个R、一个L、一个C串并联起来。这在低频时没问题，但高频时信号在走线上是"走"过去的，不同位置的电压电流不一样，集总参数就失效了。
我记得有一次帮客户调试DDR3的时序，他们用集总参数模型仿真，结果板子回来死活跑不到标称频率。我一测走线，发现信号反射得一塌糊涂——这就是分布参数效应没考虑进去的典型后果。
2.2 特性阻抗Z0：传输线的灵魂参数
特性阻抗Z0，这是传输线理论里最重要的概念，没有之一。它不是什么"阻抗"，而是传输线本身的固有属性，跟线长没关系。
Z0的计算公式：
Z0 = √(L/C)其中L是单位长度电感，C是单位长度电容。对于微带线，经验公式是：
Z0 ≈ 87 / √(εr+1.41) × ln(5.98h / (0.8w + t))嗯，这个公式看着有点复杂，但实际工作中我们一般用仿真工具算，或者直接用PCB厂提供的阻抗控制参数。
我的经验：存储器接口常见的特性阻抗是50Ω（单端）和100Ω（差分）。DDR4/DDR5的DQ信号一般按40-50Ω设计，地址控制信号按50-60Ω设计。具体值要看芯片手册，别想当然。
为什么Z0这么重要？因为信号在传输线上传播时，每遇到阻抗不连续点就会产生反射。反射会导致信号畸变、过冲、振铃，严重时直接导致误码。
我曾经遇到过一个案例：某款DDR4模组在高温下频繁出错，排查了电源、时序都没问题。最后用TDR一测，发现走线在BGA扇出区域阻抗从50Ω跳到了70Ω。这就是典型的阻抗不连续导致的反射问题。
2.3 传播延迟：信号到底走了多久？
传播延迟，说白了就是信号从驱动端走到接收端需要多长时间。对于存储器接口，这个参数直接决定了时序裕量。
传播延迟的计算：
tpd = 长度 / 传播速度
传播速度 v = c / √εeff其中c是光速（3×10^8 m/s），εeff是有效介电常数。FR4板材的εeff大约在3.5-4.5之间，所以信号在FR4上的传播速度大约是光速的一半，约6英寸/ns。
| 板材类型 | εr | 传播速度 (in/ns) | 典型应用 |
|---|---|---|---|
| FR4 | 4.2-4.5 | 5.8-6.0 | 普通DDR3/DDR4 |
| Megtron 6 | 3.6-3.8 | 6.3-6.5 | 高速DDR4/DDR5 |
| 陶瓷基板 | 9-10 | 3.8-4.0 | 封装基板 |
这里要注意：DDR信号的建立时间和保持时间都是以ps为单位的，所以走线长度哪怕差1mm，延迟就差5-6ps。对于DDR5这种动辄3200MT/s以上的接口，时序窗口可能只有几十ps，走线等长设计就变得极其关键。
避坑指南：我曾经遇到过一块板子，DDR走线等长做得很好，但仿真时序就是不过。后来发现是过孔引入了额外的延迟——一个过孔大约增加10-15ps的延迟，而且不同层的过孔延迟还不一样。所以做等长时，一定要把过孔延迟也算进去。
2.4 反射系数与回损：信号为什么会反弹？
反射系数Γ，描述的是信号在阻抗不连续点被反射的比例。公式很简单：
Γ = (Zload - Z0) / (Zload + Z0)如果Zload = Z0，Γ=0，没有反射——这就是阻抗匹配的理想状态。
如果Zload = ∞（开路），Γ=1，信号全反射回来。
如果Zload = 0（短路），Γ=-1，信号反相反射。
回损RL（Return Loss）是反射系数的对数表示：
RL = -20 × log10(|Γ|) (单位dB)回损越大越好——说明反射越小。一般要求RL > 15dB，对应反射系数小于0.18。
反射对存储器信号的影响：
- 过冲/下冲：反射信号叠加到原信号上，导致电压超出接收器耐受范围，长期可能损坏芯片
- 振铃：多次反射形成振荡，导致信号在逻辑阈值附近来回跳动，造成误判
- 时序偏移：反射改变了信号到达接收端的时间，影响建立/保持时间裕量
我给大家画个图，看看传输线理论的核心逻辑：
反射系数和回损在实际测试中怎么用？我一般用TDR（时域反射计）来测。TDR会发射一个快速上升沿到走线上，然后看反射回来的波形。从反射波形可以反推出走线各处的阻抗变化。
实用技巧：做DDR信号测试时，我习惯先测一下走线的TDR曲线。如果看到阻抗波动超过±10%，那这块板子的信号质量大概率有问题。特别是BGA扇出区、过孔附近、连接器处，这些地方最容易出现阻抗突变。
最后说一句：传输线理论看着抽象，但说白了就是"信号在走线上走的时候，遇到阻抗变化就会反弹"。你只要记住这个核心，再结合Z0、传播延迟、反射系数这几个参数，就能解决大部分存储器信号完整性问题。
嗯，今天就聊到这儿。下一节咱们讲具体的测试方法，到时候我会拿几个实际案例出来，跟大家分享怎么用示波器和TDR抓反射信号。