2. Vivado基础操作与工程创建：Vivado界面导航、创建RTL工程、添加源文件、综合与实现基础
好，咱们正式开始动手了。这一章我会带你走一遍Vivado的基本操作流程。说实话，很多初学者一打开Vivado就被密密麻麻的界面吓到了。别慌，我刚开始用ISE（Vivado的前身）时也懵过。其实核心就几个窗口，搞懂了就顺了。
2.1 Vivado界面导航——别被菜单吓到
Vivado的界面布局，说白了就是三大块：左侧的Flow Navigator（流程导航器）、中间的 workspace 区域、以及下方的各种面板。我个人习惯先把Flow Navigator钉住，因为所有操作入口都在这里。
核心界面分区：
- Flow Navigator：左侧竖条，按设计流程排列（Project Manager → IP Integrator → Simulation → Synthesis → Implementation → Program and Debug）
- Source窗口：显示工程文件结构，包括设计源文件、约束文件、IP核等
- Properties窗口：选中某个对象后，这里显示它的详细属性
- Tcl Console：底部面板，Vivado所有操作都可以用Tcl命令完成，我经常在这里敲命令，比点鼠标快
嗯，这里要注意：Vivado的界面布局是可以自定义的。你可以拖拽窗口到任意位置。我习惯把Source窗口放在左边，Tcl Console放在底部，这样工作区最大。
2.2 创建RTL工程——从零开始
创建工程其实就几步，但每一步都有坑。我带你走一遍标准流程。
步骤一：新建工程
点击 File → New Project，或者直接点Flow Navigator里的 Create New Project。会弹出一个向导窗口：
- Project Name：工程名，我建议用英文，不要有空格。比如
rv32i_core就很好。 - Project Location：存放路径，同样不要有中文路径。我曾经因为路径里有中文，导致综合报一些莫名其妙的错误，排查了半天。
- Project Type：选
RTL Project。如果你后面要用IP Integrator做Block Design，也可以勾选Do not specify sources at this time，先建空工程。
步骤二：选择器件
这一步很关键。你要根据手头的开发板选型号。比如我用的是Xilinx Artix-7系列，型号是 xc7a35ticsg324-1L。如果你不确定，可以点 Boards 标签页，Vivado内置了很多开发板的预设。
小技巧： 我一般会记下器件的 Part Number，因为后面写约束文件时要用到。另外，如果你只是做仿真验证，选个便宜的器件就行，不用非得跟板子一致。
步骤三：完成创建
点 Finish，Vivado会生成工程文件。你会看到左侧的Flow Navigator亮起来了，中间的workspace也出现了。
2.3 添加源文件——把代码放进去
工程建好了，接下来就是添加设计文件。Vivado支持多种方式添加源文件：
- 直接创建：在Source窗口右键 →
Add Sources→Create File，输入文件名，Vivado会帮你生成一个模板。 - 从磁盘添加：如果你已经有写好的
.v或.sv文件，选Add Files导入即可。 - 拖拽：直接从文件管理器拖到Source窗口，Vivado会自动识别。这个方法最快，我经常用。
添加完源文件后，Vivado会自动分析文件之间的依赖关系。如果报错说找不到模块，多半是文件没加全，或者模块名拼写错了。
注意： 添加源文件时，Vivado会让你选择 Target Language 和 Simulator Language。如果你用SystemVerilog，记得选 SystemVerilog，否则Vivado会把 .sv 文件当成Verilog处理，有些语法会报错。
2.4 综合与实现基础——让代码变成电路
源文件加好了，接下来就是综合（Synthesis）和实现（Implementation）。这两个词听起来高大上，其实没那么复杂。
综合（Synthesis）：把RTL代码翻译成逻辑门级的网表。说白了，就是把 always @(posedge clk) 这种语句，变成真实的触发器和组合逻辑。
实现（Implementation）：把网表映射到具体的FPGA资源上，包括布局（Place）和布线（Route）。这一步决定了你的设计能不能跑在目标频率上。
在Vivado里操作很简单：
- 在Flow Navigator里点
Run Synthesis，Vivado就开始综合了。 - 综合完成后，会弹出
Synthesis Completed对话框。你可以点Open Synthesized Design查看综合后的原理图。 - 确认无误后，点
Run Implementation进行布局布线。
避坑指南： 我曾经在综合时遇到一个错误，提示 Unresolved reference。排查了半天，发现是顶层模块里例化了一个子模块，但子模块的文件没添加到工程里。所以，综合前一定要检查文件列表是否完整。
综合和实现完成后，Vivado会生成一份报告。我建议你重点关注这几个指标：
| 报告项 | 说明 | 我的经验 |
|---|---|---|
| Timing Summary | 时序是否收敛，WNS（最差负时序裕量）是否为正 | WNS为负说明时序违例，需要优化代码或约束 |
| Utilization | 资源使用率，包括LUT、FF、BRAM、DSP等 | 超过80%就要小心了，布线可能会很困难 |
| Power | 功耗估算 | 如果功耗超标，可以考虑降低频率或优化逻辑 |
2.5 本章知识体系
为了让你更直观地理解这一章的内容，我画了一张流程图，展示了从创建工程到综合实现的核心步骤：
这张图把整个流程串起来了。你想想看，从创建工程到生成比特流，其实就这五步。每一步都有对应的报告和检查点，养成看报告的习惯，能帮你省下大量调试时间。
我的习惯： 每次综合和实现完成后，我都会先看 Timing Summary 和 Utilization 这两个报告。如果时序没问题，资源占用合理，再往下走。如果发现问题，及时回头修改代码或约束，不要等到最后才排查。
好了，这一章的内容就到这里。你跟着操作一遍，应该就能掌握Vivado的基本用法了。记住，工具只是手段，理解背后的原理才是关键。