第4章 VexRiscv软核详解：架构特点、配置选项、流水线深度、指令集支持、外设接口

好，咱们今天来聊聊VexRiscv这个软核。说实话，在我接触过的所有RISC-V软核里，VexRiscv是最让我眼前一亮的一个。它不像某些商业IP那样黑盒封闭，也不像一些开源项目那样代码写得让人抓狂。VexRiscv的设计哲学很清晰——用Scala语言写硬件，用配置生成不同风格的CPU。

我个人习惯把它叫做「积木式CPU」。为什么？因为你可以像搭乐高一样，把各种功能模块拼进去。想省资源？去掉分支预测。想跑高频？加深流水线。想要M扩展？加个乘除法器就行。这种灵活性，我在其他软核上很少见到。

4.1 架构特点：为什么说它是「插件式」CPU

VexRiscv的核心架构，说白了就是一个五级流水线的骨架，然后所有功能都是插件。你想想看，传统的CPU设计，指令集解码、执行单元、异常处理都是写死的。但VexRiscv不一样，它用了一种叫「插件总线」的机制。

每个插件可以插入到流水线的不同阶段。比如：

• 译码阶段插件：负责解析指令类型
• 执行阶段插件：处理ALU运算、分支跳转
• 写回阶段插件：管理寄存器写入

我在项目中遇到过一个问题：客户要求支持自定义指令，但不想改核心代码。换成其他软核，这基本是噩梦。但VexRiscv只需要写一个插件，挂到译码和执行阶段就行。前后花了不到两天。

4.2 配置选项：从微控制器到应用处理器

VexRiscv的配置选项多到什么程度？我数过，光官方文档里列出来的就有30多个。但别慌，常用的其实就几类：

配置类别	关键选项	我的建议
流水线深度	2级 / 5级	资源紧张用2级，性能优先用5级
指令集	RV32I / RV32IM / RV32IMC	一般选IMC，乘法+压缩指令很实用
分支预测	静态 / 动态 / 无	跑RTOS建议开动态预测
缓存	I-Cache / D-Cache 大小	根据BRAM资源定，一般4KB起步
调试接口	JTAG / 无	调试阶段必开，量产可关

嗯，这里要注意：配置不是越多越好。我曾经有个项目，把能开的选项全开了，结果综合出来一个占用LUT 8000多的怪物。后来砍掉不必要的功能，降到4000多，性能反而更稳定。

4.3 流水线深度：2级 vs 5级

VexRiscv支持两种流水线深度：2级和5级。这个选择直接影响你的设计目标。

2级流水线：取指+执行。说白了就是一条指令没跑完，下一条就得等着。好处是面积小、功耗低。我试过在Artix-7上跑，只占不到2000个LUT。适合做简单的状态机替代品。

5级流水线：取指、译码、执行、访存、写回。这才是正经CPU的样子。每条指令可以重叠执行，吞吐量高很多。但代价是控制逻辑复杂，需要处理数据冒险和控制冒险。

4.4 指令集支持：不只是RV32I

VexRiscv默认支持RV32I基础指令集。但实际项目中，你肯定需要扩展。我个人最常用的组合是RV32IMC：

• M扩展：硬件乘除法。没有这个，做乘法要写循环，效率低得可怕。
• C扩展：压缩指令。代码密度能提升25%-30%。对于Flash小的芯片，这个很关键。
• A扩展：原子操作。跑多核或者需要信号量的时候才用。

为什么我不推荐F扩展（单精度浮点）？因为VexRiscv的浮点单元面积大，而且很多场景下用定点数模拟就够了。除非你非要跑神经网络推理，否则别开。

4.5 外设接口：怎么和你的系统对接

VexRiscv的外设接口设计得很干净。它没有用复杂的AXI总线，而是用了简单的内存映射IO方式。你只需要把外设的寄存器地址映射到CPU的地址空间，然后通过load/store指令访问就行。

常用的外设接口包括：

• GPIO：最简单的输入输出，一般32位宽
• UART：串口通信，波特率可配
• SPI：接Flash、传感器
• Timer：系统定时器，RTOS必备
• 中断控制器：管理多个外设中断

这里有个小技巧：VexRiscv的外设接口是通过总线插件挂上去的。你可以在配置时选择「Avalon总线」或者「Wishbone总线」。我个人偏爱Wishbone，因为它简单，而且Vivado里有现成的IP可以桥接。

下面这张图展示了VexRiscv的核心架构和插件关系：

从这张图你能看出来，VexRiscv的架构是分层的。流水线核心在最上层，插件在中间层，外设在最下层。每一层之间通过标准接口通信。这种设计的好处是：你想换掉某个外设，或者升级某个插件，完全不影响其他部分。

最后说一句：VexRiscv的学习曲线确实有点陡，因为你要理解Scala和Chisel。但一旦上手，你会发现它的设计思路非常优雅。我个人觉得，它是目前最适合做FPGA嵌入式开发的RISC-V软核之一。

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