4. SerDes信号完整性：信道损耗分析、ISI码间干扰、串扰与抖动、S参数与眼图评估、PCB设计要点
各位工程师朋友，咱们今天聊点实在的。SerDes设计里，信号完整性（SI）这块儿，说白了就是跟“信号失真”做斗争。我做了十几年接口设计，见过太多芯片在仿真里跑得飞起，一上板子就“躺平”的案例。嗯，信号完整性不过关，再好的架构也是白搭。
这一章，我带你从信道损耗、ISI、串扰、抖动这几个核心痛点入手，再聊聊S参数和眼图怎么看，最后给几条PCB设计的“保命”建议。
4.1 信道损耗：信号衰减的“元凶”
信号在PCB走线上传输，就像水在管道里流，距离越长、频率越高，损耗越大。信道损耗主要来自两方面：
- 导体损耗（Skin Effect）：高频信号会“挤”到导体表面走，有效截面积变小，电阻增大。我在一个28Gbps的项目中遇到过，走线长了5厘米，眼图直接闭合了。
- 介质损耗（Dielectric Loss）：PCB板材的分子在高频下“摩擦生热”，消耗信号能量。FR4在5GHz以上损耗就很明显了，我建议高速SerDes至少用Megtron 6或Rogers系列。
关键公式（简化版）：信道总损耗 ≈ 导体损耗 + 介质损耗。单位通常是dB/inch。比如，在10Gbps速率下，FR4的损耗大约为0.5-1.0 dB/inch。
你想想看，如果发射端输出1V，经过10英寸走线后，信号可能只剩0.3V了。接收端要在这点“残血”信号里把数据捞出来，难度可想而知。
4.2 ISI码间干扰：比特之间的“打架”
ISI（Inter-Symbol Interference），说白了就是前一个比特“赖着不走”，影响了后一个比特的判断。为什么会这样？因为信道有带宽限制，信号跳变时不能瞬间完成，会拖个“尾巴”。
我举个例子：你发送一串“1010”，如果信道带宽不够，1到0的下降沿会变缓，导致下一个1的上升沿起点被“拉低”，接收端可能误判为0。
我的经验：ISI最怕长连“0”或长连“1”。比如连续8个“1”之后突然来个“0”，那个“0”的幅度会被严重压缩。所以SerDes里常用8b/10b或64b/66b编码，就是为了保证DC平衡，减少长连相同比特。
解决ISI，通常靠均衡（Equalization）。发射端用FFE（前馈均衡），接收端用CTLE（连续时间线性均衡）和DFE（判决反馈均衡）。我习惯先调CTLE的增益，再开DFE，这样收敛快。
4.3 串扰与抖动：噪声的“两面夹击”
串扰（Crosstalk）是相邻走线之间的“电磁感应”。你走你的阳关道，我走我的独木桥，但靠太近了就会互相“串门”。
- 近端串扰（NEXT）：干扰信号在发送端附近耦合回来。
- 远端串扰（FEXT）：干扰信号在接收端附近耦合进来。
抖动（Jitter）则是信号边沿在时间上的“晃动”。它分两类：
- 随机抖动（RJ）：热噪声、散粒噪声等，服从高斯分布，没法彻底消除。
- 确定性抖动（DJ）：由ISI、串扰、电源噪声等引起，有规律可循。
注意：我曾经在一个项目中，因为电源纹波过大，导致PLL输出时钟抖动超标，整个SerDes链路误码率飙升。后来加了LC滤波，问题才解决。所以，抖动分析一定要把电源噪声考虑进去。
4.4 S参数与眼图评估：信号质量的“体检报告”
S参数（散射参数）是描述信道特性的“黑盒子”。我们最关心的是：
- S21：插入损耗，信号从端口1到端口2的传输能力。
- S11：回波损耗，信号在端口1被反射回来的比例。
- S22：输出端口的反射特性。
眼图则是时域上的“快照”。把很多个比特的波形叠加在一起，就形成了眼图。好的眼图，眼睛睁得大、清晰；差的眼图，眼睛眯成一条缝，甚至闭合。
眼图评估要点：
- 眼高（Eye Height）：信号幅度的裕量，至少要有200mV（对于1V摆幅）。
- 眼宽（Eye Width）：时间上的裕量，通常要求大于0.5UI（单位间隔）。
- 抖动（Jitter）：眼图交叉点的厚度，越薄越好。
我建议你养成习惯：仿真时先看S21曲线，确保-3dB带宽覆盖到信号基频的3-5倍。然后跑瞬态仿真，看眼图。如果眼高不够，就调整均衡参数。
4.5 PCB设计要点：把理论落到板子上
理论再好，板子画不好也是白费。我总结了几个“血泪教训”：
- 阻抗控制：差分走线阻抗通常为100Ω（USB、PCIe）或90Ω（MIPI D-PHY）。单端50Ω。我习惯让板厂提供阻抗测试条，确保实际阻抗偏差在±10%以内。
- 走线长度匹配：差分对内等长，误差控制在5mil以内。不同通道之间也要等长，误差控制在100mil以内。
- 参考平面完整：高速信号下方不能有“断崖”（即参考平面被分割）。我见过一个案例，因为走线跨了地平面分割，串扰直接增加了5dB。
- 过孔优化：过孔会引入寄生电容和电感。10Gbps以上，我建议用背钻（Back-drill）去掉多余的过孔残桩，或者用微盲孔。
- 电源去耦：SerDes的PLL和TX/RX供电要单独滤波。我习惯在每个电源引脚放一个100nF电容，再在板级放一个10μF钽电容。
避坑指南：我曾经在画25Gbps SerDes的PCB时，为了省空间，把两组差分对靠得太近（间距只有3倍线宽）。结果串扰严重，眼图闭合。后来把间距拉到5倍线宽以上，问题才解决。记住：间距比线宽更重要。
4.6 知识体系总览
下面这张图，是我梳理的本章核心逻辑。你可以把它当作一个检查清单，做设计时对照着看。
这张图把信道损耗、ISI、串扰与抖动、评估方法、PCB设计串在了一起。你设计时，可以沿着这个逻辑走一遍：先分析信道损耗，再评估ISI和串扰，然后用S参数和眼图验证，最后落实到PCB布局布线。
好了，这一章的内容就到这里。信号完整性是个“慢工出细活”的领域，多仿真、多测试、多总结，慢慢就有感觉了。