2、开发环境搭建：Quartus Prime / Vivado 中针对CPLD的工程设置与时序约束入口

说实话，很多工程师拿到CPLD开发板，第一件事就是急着写代码。我见过不少同事，代码写得飞快，结果综合出来时序跑不过，回头一看——工程设置压根没配对。嗯，这章咱们就聊聊，怎么把Quartus Prime和Vivado这两个工具的环境搭好，尤其是针对CPLD的那些关键设置。

2.1 为什么CPLD的工程设置和FPGA不一样？

你可能会问：CPLD和FPGA不都是可编程逻辑吗？为什么还要单独讲？

说白了，CPLD的架构和FPGA差别挺大的。CPLD用的是乘积项结构，走线延迟相对固定，不像FPGA那样有复杂的布线资源。所以，CPLD的时序约束入口和FPGA不完全一样。我个人习惯，拿到新项目先确认器件类型，再决定用哪套约束策略。

2.2 Quartus Prime 中针对CPLD的工程设置

我用Quartus Prime比较多，尤其是处理Altera（现在是Intel）的CPLD，比如MAX II、MAX 10系列。下面是我总结的几个关键步骤。

2.2.1 新建工程时的器件选择

这一步看似简单，但坑不少。我记得有一次，同事选错了器件封装，结果引脚分配全乱了，折腾了两天才发现。

• Family选择：一定要选对CPLD系列，比如MAX II、MAX V、MAX 10。别选成FPGA系列，比如Cyclone或Arria。
• Speed Grade：CPLD的速度等级通常有-6、-7、-8等。数字越小越快。我建议，如果成本允许，选快一档的，时序裕量会大很多。
• Package：确认封装类型，比如TQFP、BGA。引脚数也要对得上PCB设计。

2.2.2 时序约束的入口在哪里？

Quartus Prime里，时序约束主要通过SDC文件（Synopsys Design Constraints）来实现。你可以在工程中添加一个.sdc文件，然后写约束命令。

具体入口：

1. 打开Quartus Prime，点击 Assignments → Settings。
2. 在左侧选择 Timing Analysis Settings。
3. 在右侧勾选 Enable SDC file，然后添加你的.sdc文件。

2.2.3 一个简单的SDC示例

下面是我常用的一个CPLD时钟约束模板。你直接复制过去，改一下时钟频率就行。

# 创建时钟约束
create_clock -name clk_50m -period 20.000 [get_ports {clk}]

# 输入延迟约束
set_input_delay -clock clk_50m -max 5.0 [get_ports {data_in}]
set_input_delay -clock clk_50m -min 2.0 [get_ports {data_in}]

# 输出延迟约束
set_output_delay -clock clk_50m -max 6.0 [get_ports {data_out}]
set_output_delay -clock clk_50m -min 1.0 [get_ports {data_out}]

嗯，这里要注意：CPLD的I/O延迟通常比FPGA小，所以你的set_input_delay和set_output_delay值可以设得保守一点。我曾经因为设得太紧，导致时序分析一直报错，后来放宽了0.5ns就过了。

2.3 Vivado 中针对CPLD的工程设置

Vivado主要是针对Xilinx器件的。Xilinx的CPLD产品线主要是CoolRunner和XC9500系列。虽然现在Xilinx主推FPGA，但老项目里CPLD还是有不少的。

2.3.1 创建工程时的器件选择

在Vivado里创建工程时，选择器件这一步要特别小心。因为Vivado默认会列出所有FPGA，CPLD需要手动筛选。

• Family：选择 CoolRunner-II 或 XC9500XL 等CPLD系列。
• Device：根据你的具体型号选，比如XC2C64A、XC9572XL。
• Package：确认封装，比如VQ44、CP132。

2.3.2 时序约束的入口

Vivado里时序约束也是通过XDC文件（Xilinx Design Constraints）来实现的。XDC和SDC语法基本一致，但有些Xilinx特有的命令。

具体入口：

1. 在Vivado的 Flow Navigator 中，点击 Add Sources。
2. 选择 Add or create constraints，然后添加你的.xdc文件。
3. 在 Synthesis 或 Implementation 阶段，Vivado会自动读取.xdc文件。

2.3.3 一个简单的XDC示例

# 创建时钟约束
create_clock -name clk_100m -period 10.000 [get_ports clk]

# 输入延迟约束
set_input_delay -clock clk_100m -max 4.0 [get_ports data_in]
set_input_delay -clock clk_100m -min 1.5 [get_ports data_in]

# 输出延迟约束
set_output_delay -clock clk_100m -max 5.0 [get_ports data_out]
set_output_delay -clock clk_100m -min 0.5 [get_ports data_out]

你想想看，Vivado的时序分析引擎比Quartus Prime要复杂一些，但核心逻辑是一样的。只要你的约束写对了，工具就能帮你算出最差路径的时序裕量。

2.4 两种工具的对比总结

为了方便你快速对比，我整理了一个表格。

对比项	Quartus Prime	Vivado
支持的CPLD系列	MAX II, MAX V, MAX 10	CoolRunner-II, XC9500XL
约束文件格式	.sdc	.xdc
约束入口位置	Assignments → Settings → Timing Analysis	Flow Navigator → Add Sources → Constraints
时钟约束命令	create_clock	create_clock
I/O延迟约束	set_input_delay / set_output_delay	set_input_delay / set_output_delay
时序分析报告	TimeQuest Timing Analyzer	Report Timing Summary

2.5 知识体系结构图

下面这张图，是我画的一个知识体系结构图。它帮你理清本章的核心逻辑：从工程创建到约束入口，再到时序分析。

2.6 避坑指南与个人经验

最后，分享几个我踩过的坑，希望能帮你少走弯路。

• 时钟约束别漏了：我曾经在一个CPLD项目里忘了加时钟约束，结果时序分析报告全是空的。后来查了半天才发现，工具没有时钟信息，根本没法做分析。
• I/O延迟别设太紧：CPLD的I/O单元速度有限，设得太紧会导致时序违规。我建议，第一次设的时候，留出20%的裕量。
• 约束文件路径别用中文：Quartus Prime和Vivado对中文路径支持都不好。我习惯用全英文路径，避免莫名其妙的错误。

好了，这章的内容就到这里。环境搭好了，约束入口找到了，下一步就是实战了。