4、主时钟约束：create_clock 详解，周期、占空比、波形边沿定义

各位好，今天我们聊一个非常基础但又极其重要的知识点——主时钟约束。

说白了，create_clock 就是告诉工具：你的时钟长什么样。周期多少？占空比多少？什么时候上升沿，什么时候下降沿？

我刚开始做 FPGA 设计那会儿，觉得这玩意儿太简单了，不就是写个周期嘛。结果有一次，一个高速接口死活跑不通，查了三天，最后发现是时钟约束里占空比写错了……嗯，从那以后我再也不敢小看这条命令了。

4.1 为什么需要主时钟约束？

你想想看，时序分析工具又不是你肚子里的蛔虫。它不知道你的时钟信号是从哪来的，频率是多少。你得明明白白告诉它。

主时钟，指的是那些直接进入 FPGA 的时钟信号。比如：

• 晶振输出的时钟
• PLL 或 MMCM 输出的时钟
• 从外部芯片送过来的同步时钟

这些时钟，都需要用 create_clock 来定义。不然工具就傻眼了——它不知道拿什么做参考去分析路径的时序。

4.2 create_clock 的基本语法

先看一个最常用的写法：

create_clock -name sys_clk -period 10.000 [get_ports clk_in]

这条命令干了三件事：

• -name sys_clk：给这个时钟起个名字，方便后面引用
• -period 10.000：周期是 10ns，对应 100MHz
• [get_ports clk_in]：指定时钟源是哪个端口

我个人习惯，名字尽量起得有意义。比如 clk_100m、clk_ddr，一看就知道是干嘛的。别用 clk1、clk2 这种，项目大了你自己都分不清。

4.3 周期定义：别搞混了单位

周期单位是 纳秒（ns），不是 MHz。这个坑我见过不少人踩过。

举个例子：

• 100MHz → 周期 = 10ns
• 200MHz → 周期 = 5ns
• 50MHz → 周期 = 20ns

换算公式很简单：周期(ns) = 1000 / 频率(MHz)

4.4 占空比与波形边沿

默认情况下，create_clock 认为时钟是 50% 占空比，上升沿在 0ns，下降沿在周期的一半。

但实际项目中，不一定都是 50%。比如某些 DDR 接口，可能需要 60/40 的占空比。这时候就要用到 -waveform 参数。

语法是这样的：

create_clock -name ddr_clk -period 5.000 -waveform {0.000 2.500} [get_ports clk_ddr]

-waveform 后面跟两个值：

• 第一个值：上升沿发生的时间（ns）
• 第二个值：下降沿发生的时间（ns）

上面这个例子，上升沿在 0ns，下降沿在 2.5ns，周期 5ns，正好是 50% 占空比。

那如果是 60% 高电平、40% 低电平呢？

create_clock -name custom_clk -period 10.000 -waveform {0.000 6.000} [get_ports clk_custom]

上升沿在 0ns，下降沿在 6ns，高电平持续 6ns，占空比 60%。

4.4 多个主时钟的情况

一个 FPGA 项目里，往往不止一个时钟。比如：

• 系统时钟 100MHz
• 以太网时钟 125MHz
• DDR 时钟 200MHz

每个都要单独约束：

create_clock -name sys_clk -period 10.000 [get_ports clk_sys]
create_clock -name eth_clk -period 8.000 [get_ports clk_eth]
create_clock -name ddr_clk -period 5.000 [get_ports clk_ddr]

这里有个容易忽略的点：时钟域交叉。不同时钟域之间的路径，工具会自动分析，但前提是你得把每个主时钟都定义清楚。少定义一个，工具就会漏掉那条路径的分析。

4.5 虚拟时钟：没有物理端口的时钟

还有一种特殊情况——虚拟时钟。它没有对应的物理端口，只是用来做约束的参考。

比如，你的 FPGA 要跟外部芯片通信，外部芯片的时钟是 50MHz。这个时钟并不进入 FPGA，但你做输入输出延时约束时需要它。

create_clock -name virt_clk -period 20.000

注意，这里没有 [get_ports ...]，因为它没有物理端口。

4.6 常见错误与避坑指南

我总结几个自己踩过的坑，你遇到了可以少走弯路：

1. 周期写错了单位：把 MHz 当 ns 写进去，比如 100MHz 写成了 100ns，那工具以为你只跑 10MHz，时序分析完全不准。
2. 忘了约束所有主时钟：有时候 PLL 输出忘了加约束，工具会报 warning，但很多人直接忽略了。结果就是那条路径没被分析。
3. waveform 顺序搞反：前面说过了，先上升沿，后下降沿。
4. 时钟名字重复：同一个工程里，两个时钟叫同一个名字，工具会报错。我习惯用 clk_频率_用途 这种格式，基本不会重名。

4.7 知识体系结构图

下面这张图，帮你理清主时钟约束的核心逻辑：

4.8 实战建议

最后，给你几个实战中的建议：

• 写约束文件时，把主时钟约束放在最前面。这样后面的人一看就知道整个工程的时钟架构是什么样的。
• 每个主时钟都加注释，写上频率、用途、来源。比如：# 125MHz 以太网参考时钟，来自板载晶振
• 跑完综合后，先检查时钟约束报告。看看有没有未约束的时钟，有没有 warning。别等到布局布线完了才发现问题。
• 多时钟域的项目，画个时钟树草图。我习惯在纸上画一遍，哪些是主时钟，哪些是衍生时钟，一目了然。

好了，关于 create_clock 的核心内容就这些。记住，主时钟约束是时序分析的根基，根基不稳，后面再努力也是白费功夫。

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