功耗基础：动态功耗与静态功耗的物理原理

各位同学，今天我们来聊聊功耗的基础。说实话，功耗这个话题，我做了十几年设计，每次流片回来最怕的就是看到功耗超标。芯片发热、电池续航短、封装成本高——这些都是功耗没算明白的后果。

功耗分两大类：动态功耗和静态功耗。动态功耗是芯片在工作时产生的，静态功耗是芯片待机时也在消耗的。咱们一个一个说。

一、动态功耗：开关功耗与短路功耗

动态功耗，说白了就是电路在翻转时消耗的能量。它由两部分组成：开关功耗和短路功耗。

1. 开关功耗（Switching Power）

开关功耗是动态功耗的大头。它的物理原理很简单：每次CMOS门从0变1或从1变0，都要给负载电容充放电。电容充电需要能量，放电也会消耗能量。

公式是这样的：

P_sw = α × C_L × V_DD² × f

其中：

• α：翻转活动因子（0到1之间）
• C_L：负载电容
• V_DD：电源电压
• f：时钟频率

你看这个公式，V_DD是平方项。这意味着什么？电压降一点，功耗降很多。我做过一个项目，把电压从1.2V降到1.0V，功耗直接降了30%多。但代价是时序变紧，得重新优化路径。

2. 短路功耗（Short-Circuit Power）

短路功耗，也叫直通功耗。它发生在输入信号翻转的瞬间。为什么？因为PMOS和NMOS会同时导通一小段时间，形成从V_DD到GND的直流通路。

公式：

P_sc = I_sc × V_DD × t_sc × f

其中：

• I_sc：短路电流峰值
• t_sc：短路持续时间
• f：翻转频率

嗯，这里要注意。短路功耗在总动态功耗中占比不大，一般10%-20%。但如果你用慢速的输入信号驱动快速的门，短路功耗会飙升。我曾经在一个项目中，发现某个模块的短路功耗异常高，查了半天，原来是输入信号的上升时间太慢，导致PMOS和NMOS同时导通的时间过长。

二、静态功耗：漏电流的物理原理

静态功耗，说白了就是芯片什么都不干时也在耗电。这主要来自各种漏电流。随着工艺节点越来越小，漏电流问题越来越严重。我记得在180nm工艺时，漏电流几乎可以忽略。到了28nm以下，漏电流已经占到总功耗的30%-50%。

漏电流主要有四种：

漏电流类型	物理原理	影响因素
亚阈值漏电流（I_sub）	V_GS < V_TH时，载流子仍能扩散通过沟道	阈值电压、温度、沟道长度
栅极漏电流（I_gate）	栅氧化层太薄，电子隧穿通过	氧化层厚度、栅压
栅极感应漏电流（GIDL）	漏极附近强电场导致载流子产生	漏极电压、栅压
PN结漏电流（I_junction）	源/漏与衬底之间的反向偏置漏电	温度、掺杂浓度

静态功耗的总公式：

P_static = V_DD × I_leakage

其中I_leakage是上述所有漏电流的总和。

亚阈值漏电流——最头疼的漏电

亚阈值漏电流是静态功耗的主要来源。它的物理原理是：即使V_GS低于阈值电压V_TH，沟道中仍然有少量载流子能够扩散通过。温度每升高10°C，亚阈值漏电流大约翻一倍。

公式：

I_sub = I_0 × e^(V_GS - V_TH) / (n × V_T) × (1 - e^(-V_DS / V_T))

这个公式看着复杂，但核心就一点：阈值电压V_TH越低，漏电流越大。你想想看，为了追求高性能，我们不断降低阈值电压，结果就是漏电流指数级增长。这就是性能和功耗的博弈。

三、知识体系结构图

下面这张图，是我自己总结的功耗基础框架。你看一眼，就能把今天讲的内容串起来。

四、总结与个人体会

功耗基础就这些内容。说白了，动态功耗是「干活」的代价，静态功耗是「待机」的代价。两者此消彼长，需要平衡。

我个人的习惯是，在做功耗预算时，先估算动态功耗，再估算静态功耗，然后看总功耗是否满足要求。如果超标，先看能不能降电压（平方项收益最大），再看能不能降活动因子（比如门控时钟），最后才考虑工艺或阈值电压的调整。

记住一点：功耗分析不是算一次就完事的。随着设计推进，功耗数据会越来越准。我建议在RTL阶段、综合后、布局布线后各做一次功耗评估，及时发现问题。

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